Detalhes bibliográficos
| Ano de defesa: |
1992 |
| Autor(a) principal: |
Cobo, José Edinson Aedo |
| Orientador(a): |
Não Informado pela instituição |
| Banca de defesa: |
Não Informado pela instituição |
| Tipo de documento: |
Dissertação
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| Tipo de acesso: |
Acesso aberto |
| Idioma: |
por |
| Instituição de defesa: |
Biblioteca Digitais de Teses e Dissertações da USP
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| Programa de Pós-Graduação: |
Não Informado pela instituição
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| Departamento: |
Não Informado pela instituição
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| País: |
Não Informado pela instituição
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| Palavras-chave em Português: |
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| Link de acesso: |
https://www.teses.usp.br/teses/disponiveis/3/3140/tde-06122024-083432/
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Resumo: |
Neste trabalho estudamos o projeto e implementação da parte de controle de um processador RISC baseado em múltiplas pilhas (de 32 bits). Inicia-se esta dissertação com uma revisão das arquiteturas empregadas na implementação de unidades de controle, considerando-se desde as estruturadas baseadas em ROM e PLA até as não estruturadas baseadas em lógica aleatória. Em seguida, se aborda o projeto da parte de controle do processador em estudo, para a qual foram utilizadas duas máquinas de estados finitos (MEF) funcionando em paralelo, cada uma encarregada de sublocos particulares da parte operativa. Elas foram descritas e sintetizadas usando um compilador de máquinas de estados finitos desenvolvido na Universidade de Berkeley e foram implementadas usando PLAS que foram minimizadas. Os sinais de controle são gerados usando funções combinacionais simples entre os comandos gerados pelas MEF e as quatro fases secundárias de relógio. Foi também projetado e implementado um chip prova com as características relevantes da parte de controle proposta. Os testes realizados demonstraram que o circuito opera de acordo com o projeto. Os testes foram feitos usando vetores de teste a uma razão de 20 nanosegundos por vetor (50 megahertz). Verificou-se nestas condições um consumo de potência de trinta e dois mW. |
