Avaliação de aspectos de projeto analógico usando enclosed layout transistors em tecnologia CMOS

• Ano de defesa: 2018
• Autor(a) principal: Cardoso, Guilherme Schwanke
• Orientador(a): Balen, Tiago Roberto
• Tipo de documento: Tese
• Tipo de acesso: Acesso aberto
• Idioma: por
• Palavras-chave em Português: Microeletrônica; Circuitos digitais
• Palavras-chave em Inglês: ELT; W/L extraction; Radiation effects in analog circuits; Series and parallel association of ELT; Hardening by design
• Link de acesso: http://hdl.handle.net/10183/193443

Este trabalho estuda o fluxo de projeto analógico com ferramentas de EDA (Electronic Design Automation) comerciais, adotando técnicas de proteção em nível de layout (RHBD – do inglês - Radiation Hardened-By-Design) através do uso de transistores de geometria fechada (ELT – do inglês - Enclosed Layout Transistor) na construção de circuitos integrados. A radiação ionizante de origem espacial pode interferir no correto funcionamento dos dispositivos eletrônicos que operam no espaço ou em altitudes elevadas. O uso de ELTs é uma conhecida técnica de proteção em nível de layout dos transistores, que pode reduzir as correntes de fuga entre transistores vizinhos ou entre os terminais de um mesmo dispositivo, quando estes são submetidos aos efeitos de dose total ionizante (TID – do inglês – Total Ionizing Dose). O uso desse tipo de transistor de geometria fechada implica no acréscimo de desafios em aspectos que tangem ao projeto dos circuitos analógicos. Por exemplo, a extração do W/L dos ELTs. A determinação do W/L de forma correta é importante para definição de parâmetros no projeto analógico como, correntes de polarização, transcondutância de porta e condutância de saída. Com isso, neste trabalho, aspectos relacionados à extração do W/L de ELTs são investigados através da comparação dos diferentes modelos usando simulações. As análises mostram que as divergências entre os métodos podem apresentar cerca de 29 % de diferença entre o modelo utilizado pela ferramenta de EDA e o modelo matemático mais aceito quando L=4xLmin. Outro aspecto que pode impactar o projeto analógico com esses transistores é a sua natureza assimétrica Ou seja, tipicamente as regiões de dreno e fonte dos ELTs são diferentes. Com isso, o comportamento elétrico do ELT configurado com o dreno sendo o terminal interno tende a ser diferente do dispositivo que usa o dreno como terminal externo. Visando obter simetria do dispositivo de geometria fechada é proposto o uso de ELT-PS (Pseudo Simétrico) que apresenta área de dreno e fonte iguais. Os resultados de simulações mostram que os transistores com essas dimensões tendem a apresentar um comportamento elétrico mais aproximado aos transistores com layout standard. O projeto de circuitos com uso de ELTs limita a faixa de W/L possíveis de serem atingidas. Visando aumentar essa gama de possibilidades de W/L, esse trabalho propõe o estudo de associações em série e em paralelo de ELTs. Os resultados das análises da associação de quatro transistores em série e em paralelo mostram que essa estratégia pode ser útil para aumentar a faixa possível de W/L em relação a um único transistor, como também na economia de área ocupada pelo layout. A precisão desses aspectos levantados sobre o uso de ELT foram analisados através de simulações e prototipação/medições experimentais de 22 circuitos. De forma a permitir fazer comparações, os circuitos fabricados têm nas suas estruturas dispositivos ELTs e transistores com layout padrão de porta retangular. As análises experimentais foram feitas e as curvas IDxVDS e IDxVGS foram levantadas, mostrando que os ELT-PS exibem uma diferença de cerca de 45% na corrente de dreno quando é comparado com o transistor de porta retangular, quando VDS= 600 mV e VGS=600 mV. Considerando os ELTs assimétricos, essa diferença sobe para cerca de 80% Isso demostra a potencialidade do ELT-PS em aproximar os seus resultados em relação aos transistores de porta retangular de mesma razão de aspecto. Os resultados da extração do W/L dos ELTs indicam que o modelo proposto por (XUE, 2011) é o que apresenta maior concordância com os dados experimentais com erros máximo de +10,78%. O modelo proposto por (GIRALDO 1998) também exibem bons resultados com -12,24% de divergência máxima em relação aos dados experimentais. Os resultados experimentais das associações paralelas de ELTs indicaram que as razões de aspecto podem, dependendo das condições de polarização, ser multiplicadas por um fator quatro em relação a uma configuração com um único transistor. Do mesmo modo que, nas associações série a razão pode ser dividida por um fator quatro. O impacto de se utilizar ELTs no layout de um circuito mais complexo também foi investigado utilizando um amplificador operacional presente em um modulador sigma delta como estudo de caso. Os resultados oriundos de simulação indicam uma modificação máxima nas tensões de polarização foi de aproximadamente 58 mV. Já o produto ganho largura de faixa exibiu uma redução de 20 MHz da configuração protegida com ELT em relação à versão com layout convencional.