Design flow methodology for Radiation hardening by Design CMOS Enclosed Layout Transistor based standard cell library for aerospace applications

• Ano de defesa: 2019
• Autor(a) principal: Vaz, Pablo Ilha
• Orientador(a): Wirth, Gilson Inacio
• Tipo de documento: Tese
• Tipo de acesso: Acesso aberto
• Idioma: eng
• Palavras-chave em Português: Microeletrônica; Cmos
• Palavras-chave em Inglês: Radiation-Hardening; Aerospace applications; Enclosed Layout Transistor
• Link de acesso: http://hdl.handle.net/10183/196132

Aplicações sujeitas à incidência de radiação ionizante, tais como aplicações aeroespaciais, podem ter sua performance e confiabilidade afetadas devido à interação de íons de alta energia. Para estes casos, a aplicação de técnicas de tolerância à radiação são necessárias a fim de possibilitar o funcionamento prolongado de dispositivos em ambientes sujeitos à incidência de tais íons. Infelizmente, o Brasil não produz dispositivos tolerantes à radiação, o que, no presente momento, não somente prejudica a pesquisa e desenvolvimento destes equipamentos, como aumenta drasticamente seu custo de produção. Em sua grande maioria, esses empecilhos e aumento de custo ocorrem devido às taxas alfandegárias e de importação entre países; por se tratar de propriedade intelectual (patentes registradas); ou, ainda, por serem apenas abordadas no âmbito acadêmico. Como alternativa a esse conjunto de demandas, esta tese apresenta um fluxo de projeto para o desenvolvimento e síntese de circuitos tolerantes à radiação utilizando dispositivos de gate fechado (ELTs). O fluxo proposto visa a síntese de circuitos digitais complexos, com um grande número de transistores, na ordem de alguns bilhões. Por este motivo, esta tese implementa a automatização do cálculo da razão de aspecto ( W/L ) dos ELTs, possibilitando que a síntese seja transparente para o projetista e totalmente compatível com as ferramentas de projeto comerciais. A proposta de fluxo de projeto possui vários aspectos inovadores como, por exemplo, o template para células digitais e sua organização em arranjos em série e paralelo (continua). Ademais, de acordo com nosso conhecimento, aplicando também o método do Logical Effort (LE) pela primeira vez no contexto dos ELTs, tanto no cálculo da razão PN quanto no dimensionamento de buffers de saída. Para a validação da tese proposta foram fabricadas estruturas de teste com dispositivos de gate fechado, tanto n como pMOS, arranjos em série e paralelo, células inversoras, osciladores em anel e buffers de saída em dois nós tecnológicos distintos ( 600 nm e 180 nm ). A caracterização elétrica dos dispositivos foi comparada às simulações elétricas SPICE e, após estresse de radiação, seu incremento na corrente de fuga e desvios na tensão de threshold foram analisados e comparados com base em trabalhos relacionados. Ambos os chips de teste tiveram sua funcionalidade integralmente verificada já na primeira rodada de fabricação em silício, dentro das margens de tolerância e condições típicas de funcionamento, atingindo sucesso no teste de radiação mesmo após 500 krad de Dose . Os resultados e dados experimentais indicam que as células tolerantes projetadas através do fluxo proposto têm sua implementação viável e o nível de tolerância obtido está de acordo com os referenciados na literatura, nos quais os dispositivos e circuitos são projetados manualmente. Portanto, a nova proposta de projeto de fluxo automatizado é uma solução elegante para a redução, de forma eficiente, de tempo e custo no desenvolvimento de dispositivos tolerantes para aplicações sensíveis à radiação, consolidando a tese proposta e contribuindo para a habilidade de produção de dispositivos tolerantes na indústria Brasileira de semicondutores.