Uma heurística gulosa para Modulo Scheduling em arquiteturas reconfiguráveis em tempo de execução

Detalhes bibliográficos
Ano de defesa: 2013
Autor(a) principal: Costa, Lucas Mucida
Orientador(a): Não Informado pela instituição
Banca de defesa: Não Informado pela instituição
Tipo de documento: Dissertação
Tipo de acesso: Acesso aberto
Idioma: por
Instituição de defesa: Universidade Federal de Viçosa
BR
Metodologias e técnicas da Computação; Sistemas de Computação
Mestrado em Ciência da Computação
UFV
Programa de Pós-Graduação: Não Informado pela instituição
Departamento: Não Informado pela instituição
País: Não Informado pela instituição
Palavras-chave em Português:
Modulo scheduling
Hardware reconfigurável
Software pipelining
Reconfigurable hardware
CNPQ::CIENCIAS EXATAS E DA TERRA::CIENCIA DA COMPUTACAO
Link de acesso: http://locus.ufv.br/handle/123456789/2658
Resumo: Atualmente, a quantidade de dados gerados pelas aplicações vem crescendo mais rapidamente do que a lei de Moore. Arquiteturas reconfiguráveis de grão grosso também chamadas de CGRA (Coarse Grained Reconfigurable Architecture), tem sido propostas para tentar tratar esse grande fluxo de dados, levando em con- sideração também a necessidade de eficiência em termos de potência, energia e desempenho. Um dos desafios é o mapeamento dos laços de computação intensiva nas CGRAs. Este trabalho propõem um algoritmo guloso, simples e rápido, que pode ser implementado em hardware e ser usado em tempo de execução. Enquanto soluções anteriores obtinham respostas em segundos, a abordagem proposta reduz o tempo de mapeamento para ordem de microssegundos. Portanto, a solução proposta é viável para mapear laços em tempo de execução.

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