Uma abordagem para suporte à verificação funcional no nível de sistema aplicada a circuitos digitais que empregam a técnica Power Gating.

• Ano de defesa: 2012
• Autor(a) principal: SILVEIRA, George Sobral.
• Tipo de documento: Tese
• Tipo de acesso: Acesso aberto
• Idioma: por
• Instituição de defesa: Universidade Federal de Campina Grande; Brasil; Centro de Engenharia Elétrica e Informática - CEEI; PÓS-GRADUAÇÃO EM ENGENHARIA ELÉTRICA; UFCG
• Palavras-chave em Português: Avaliação de Software; Verificação Funcional; Circuitos Digitais; Power Gating; Nível de Abstração RTL; Register Transfer Level; Tecnologias CPF; Common Power Format; Simulador OSCI; Open SystemC Initiative Simulator; Redução de Consumo de Energia; Functional Verification - Circuits; Engenharia Elétrica.
• Link de acesso: http://dspace.sti.ufcg.edu.br:8080/jspui/handle/riufcg/2146

A indústria de semicondutores tem investido fortemente no desenvolvimento de sistemas complexos em um único chip, conhecidos como SoC (System-on-Chip). Com os diversos recursos adicionados ao SoC, ocorreu o aumento da complexidade no fluxo de desenvolvimento, principalmente no processo de verificação e um aumento do seu consumo energético. Entretanto, nos últimos anos, aumentou a preocupação com a energia consumida por dispositivos eletrônicos. Dentre as diversas técnicas utilizadas para reduzir o consumo de energia, Power Gating tem se destacado pela sua eficiência. Ultimamente, o processo de verificação dessa técnica vem sendo executado no nível de abstração RTL (Register TransferLevel), com base nas tecnologias CPF (Common Power Format) e UPF (Unified Power Format). De acordo com a literatura, as tecnologias que oferecem suporte a CPF e UPF, e baseadas em simulações, limitam a verificação até o nível de abstração RTL. Nesse nível, a técnica de Power Gating proporciona um considerável aumento na complexidade do processo de verificação dos atuais SoC. Diante desse cenário, o objetivo deste trabalho consiste em uma abordagem metodológica para a verificação funcional no nível ESL (Electronic System-Level) e RTL de circuitos digitais que empregam a técnica de Power Gating, utilizando uma versão modificada do simulador OSCI (Open SystemC Initiative). Foram realizados quatro estudos de caso e os resultados demonstraram a eficácia da solução proposta.