Simulador de alta velocidade em FPGA de circuitos LUT de lógica combinacional de topologia arbitrária para algoritmos evolucionários

• Ano de defesa: 2015
• Autor(a) principal: Cabrita, Daniel Mealha
• Orientador(a): Lima, Carlos Raimundo Erig
• Tipo de documento: Dissertação
• Tipo de acesso: Acesso aberto
• Idioma: por
• Instituição de defesa: Universidade Tecnológica Federal do Paraná; Curitiba
• Programa de Pós-Graduação: Programa de Pós-Graduação em Engenharia Elétrica e Informática Industrial
• Palavras-chave em Português: Arranjos de lógica programável em campo; Algorítmos genéticos; Computação evolutiva; Sistemas de computação virtual; Eletrônica digital; Simulação (Computadores digitais); Engenharia elétrica; Field programmable gate arrays; Genetic algorithms; Evolutionary computation; Virtual computer systems; Digital electronics; Digital computer simulation; Electric engineering
• Link de acesso: http://repositorio.utfpr.edu.br/jspui/handle/1/1175

Este trabalho apresenta uma arquitetura para simulação de circuitos de lógica com binacional de topologia arbitrária, visando interfaceamento com algoritmos evolutivos para fins de geração de hardware. A implementação é em FPGA utilizando a técnica VRC. O simulador permite circuitos compostos por LUTs de número de entradas parametrizável. A livre interconectividade entre as LUTs permite a construção de circuitos cíclicos. A arquitetura é modular e de interfaceamento simples. Alta performance é obtida através do uso de múltiplos módulos de simulação em paralelo, trazendo resultados que ultrapassam os obtidos em outros trabalhos utilizando DPR.