Detalhes bibliográficos
| Ano de defesa: |
2007 |
| Autor(a) principal: |
Schneider, Felipe Ribeiro |
| Orientador(a): |
Reis, Andre Inacio |
| Banca de defesa: |
Não Informado pela instituição |
| Tipo de documento: |
Dissertação
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| Tipo de acesso: |
Acesso aberto |
| Idioma: |
eng |
| Instituição de defesa: |
Não Informado pela instituição
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| Programa de Pós-Graduação: |
Não Informado pela instituição
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| Departamento: |
Não Informado pela instituição
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| País: |
Não Informado pela instituição
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| Palavras-chave em Português: |
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| Palavras-chave em Inglês: |
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| Link de acesso: |
http://hdl.handle.net/10183/55446
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Resumo: |
Em portas lógicas CMOS, tanto o atraso de propagação como a curva de saída estão fortemente ligados ao número de dispositivos PMOS e NMOS conectados em série nas redes de carga e descarga, respectivamente. O estilo lógico ‘standard CMOS’ é, em geral, otimizado para um dos planos, apresentando então o arranjo complementar no plano oposto. Consequentemente, o número mínimo de transistores em série não é necessariamente alcançado. Neste trabalho, apresenta-se um método para encontrar o menor número de chaves (transistores) em série necessários para se implementar portas lógicas complexas CMOS. Um novo estilo lógico CMOS, derivado de tal método, é então proposto e comparado ao estilo CMOS convencional através do uso de uma ferramenta de caracterização comercial. A caracterização elétrica de conjuntos de funções de 3 a 6 entradas foi realizada para avaliar o novo método, apresentando significativos ganhos em velocidade, sem perdas em dissipação de potência ou em área. |
