Design and evaluation of logic gates based on IG FinFET

• Ano de defesa: 2016
• Autor(a) principal: Valdés, Andrés Mauricio Asprilla
• Orientador(a): Ribas, Renato Perez
• Tipo de documento: Dissertação
• Tipo de acesso: Acesso aberto
• Idioma: eng
• Palavras-chave em Português: Microeletrônica; Redes logicas
• Link de acesso: http://hdl.handle.net/10183/165484

A tecnologia CMOS tem sido amplamente usada na fabricação de circuitos integrados durante ás últimas décadas. Embora, os efeitos de canal curto na região sub-limiar restringem a diminuição do comprimento do canal. Com o uso de dispositivos FinFET, o escalamento continua devido à redução dos efeitos de canal curto, permitindo manter a tendência predecida pela lei de Moore. Um dispositivo derivado do FinFET, conhecido como IG FinFET, possui propriedades que são úteis no projeto de portas lógicas combinacionais. Com dispositivos de gates independentes (IG), arranjos de transistores série/paralelo podem ser realizadas utilizando um único transistor, porém, existe um impacto no atraso e no consumo das redes lógicas resultantes. Neste trabalho, é apresentada uma análise elétrica de atraso e consumo de redes lógicas compactadas usando dispositivos IG FinFET. Diferentes topologias de implementação derivadas da operação de gates independentes foram testadas por meio de simulações elétricas e os resultados mostram que existe um compromisso entre o consumo de potência e o atraso de propagação das redes resultantes. Também foi realizado um estudo do comportamento transiente, descrevendo analíticamente o impacto do atraso devido à redução do número de transistores. A análise realizada anteriormente, foi utilizada para calcular o atraso do caminho crítico de um circuito lógico, mostrando a sua utilidade na análise de atraso em circuitos digitais.