Redes de interconexão multiestágios em arquiteturas dinamicamente reconfiguráveis de grão grosso acopladas a processadores Risc

• Ano de defesa: 2010
• Autor(a) principal: Laure, Marcone Guimarães
• Tipo de documento: Dissertação
• Tipo de acesso: Acesso aberto
• Idioma: por
• Instituição de defesa: Universidade Federal de Viçosa; BR; Metodologias e técnicas da Computação; Sistemas de Computação; Mestrado em Ciência da Computação; UFV
• Palavras-chave em Português: Arquiteturas reconfiguráveis; Reconfiguração dinâmica; Tradução binária; Redes multiestagios; Aceleradores em Hardware; Reconfigurable architectures; Dynamic reconfiguration; Binary translation; Multistage networks; Hardware accelerators; CNPQ::CIENCIAS EXATAS E DA TERRA::CIENCIA DA COMPUTACAO
• Link de acesso: http://locus.ufv.br/handle/123456789/2608

Arquiteturas reconfiguraveis de grão grosso se apresentam como soluções escalaveis para sistemas embarcados, capazes de prover desempenho e economia de energia, ao mesmo tempo em que a granularidade grosssa reduz a memória e o tempo de reconfiguração, bem como a complexidade do roteamento e d0 posicionamento. Contudo, mesmo em arquiteturas regulares, os custos em área de interconexãosão elçevados, podendo chegar a 50% da área do componente reconfigurável. Grande parte das arquiteturas são bidimensionais e utlizam redes totalmente interconectáveis, como redes de multiplexadores ou crossbar, para prover máxima roteabilidade ao custo de área extra. Neste trabalho são apresentados os beneficios do uso de redes multiestágios, de baixo custo em área e baixa complexidade, em arquiteturas de reconfiguração dinâmica e transparente. Além da economia de até 26% no total da área ocupada pela unidade funcional reconfigurável (UFR) com redes multiestágios diante UFR com redes multiplexadores, foi proposto um novo modelo de UFR, unidimensional, que é ainda mais compacto. Ao mesmo tempo em que a área da UFR é reduzida, a flexibilidade de acelerar aplicações heterogeneas é mantida.