Detalhes bibliográficos
| Ano de defesa: |
2021 |
| Autor(a) principal: |
Cardoso, Elisio Breno Garcia |
| Orientador(a): |
Pereira, Mônica Magalhães |
| Banca de defesa: |
Não Informado pela instituição |
| Tipo de documento: |
Dissertação
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| Tipo de acesso: |
Acesso aberto |
| Idioma: |
por |
| Instituição de defesa: |
Universidade Federal do Rio Grande do Norte
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| Programa de Pós-Graduação: |
PROGRAMA DE PÓS-GRADUAÇÃO EM SISTEMAS E COMPUTAÇÃO
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| Departamento: |
Não Informado pela instituição
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| País: |
Brasil
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| Palavras-chave em Português: |
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| Link de acesso: |
https://repositorio.ufrn.br/handle/123456789/32616
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Resumo: |
As redes-em-chip surgiram devido à necessidade de comunicar de forma eficiente dezenas de núcleos de sistemas multiprocessados em um único chip. Desde então, tornaram-se um dos principais paradigmas de comunicação para esse tipo de sistema, com diversos modelos arquiteturais sendo propostos ao longo dos anos. Os projetos buscam atender principalmente restrições relacionadas à latência média, área da rede, consumo de energia, dentre outros. Os projetos atuais também abrangem a arquitetura da rede, com a geração de topologias que proporcionam desempenho otimizado para aplicações específicas. Este trabalho propõe uma heurística para a geração de topologias tolerantes a falhas capazes de entregar os pacotes de tempo real por um caminho alternativo dentro da rede em caso de falha em um canal. Para avaliar a solução proposta, foi utilizado um simulador em SystemC desenvolvido para criar topologias irregulares, rotear pacotes com restrição de tempo real, algoritmo de roteamento baseado em uma tabela de roteamento e injeção de falhas nos canais. |
