Projeto e desenvolvimento de uma arquitetura em hardware reconfigurável para segmentação de vídeos

• Ano de defesa: 2016
• Autor(a) principal: BARBOSA, João Paulo Fernandes
• Tipo de documento: Dissertação
• Tipo de acesso: Acesso aberto
• Idioma: por
• Instituição de defesa: Universidade Federal de Pernambuco; UFPE; Brasil; Programa de Pos Graduacao em Ciencia da Computacao
• Palavras-chave em Português: Arquitetura de computadores; Segmentação de vídeo
• Link de acesso: https://repositorio.ufpe.br/handle/123456789/26925

A detecção de objetos e a segmentação de sequências de vídeo são os primeiros passos em algumas aplicações e sistemas de visão computacional. Bons resultados tem sido alcançados com a utilização de General Propose Graphic Processor Unit (GPGPU) e de Field Gate Programmable Array (FPGA) na implementação de aplicações científicas de alto desempenho e esta têm sido uma alternativa à implementação convencional baseada em uma Central Única de Processamento (CPU). Neste contexto, este trabalho apresenta uma arquitetura heterogênea baseada em CPU e FPGA, que explora o máximo de paralelismo, para o processamento da segmentação de frames de vídeo utilizando a análise do espectro de fase de Fourier. O algoritmo de segmentação de vídeos implementado neste trabalho inclui entre suas operações o processamento de uma FFT 3-D, o cálculo do espectro de fase e o cálculo da IFFT 2-D em uma sequência de vídeo. O desempenho da arquitetura baseada em CPU e FPGA é comparado com a mesma implementação do algoritmo que utiliza a biblioteca cuFFT em um sistema baseado em CPU e GPU. A arquitetura desenvolvida em um FPGA Stratix IV (EP4SE530H35C2) é capaz de segmentar objetos em uma sequencia de vídeo a uma taxa de 1.800 frames por segundos.