Detalhes bibliográficos
Ano de defesa: |
2022 |
Autor(a) principal: |
CASANÃS, César William Vera
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Orientador(a): |
MORENO, Robson Luiz
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Banca de defesa: |
Não Informado pela instituição |
Tipo de documento: |
Tese
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Tipo de acesso: |
Acesso aberto |
Idioma: |
por |
Instituição de defesa: |
Universidade Federal de Itajubá
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Programa de Pós-Graduação: |
Programa de Pós-Graduação: Doutorado - Engenharia Elétrica
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Departamento: |
IESTI - Instituto de Engenharia de Sistemas e Tecnologia da Informação
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País: |
Brasil
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Palavras-chave em Português: |
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Área do conhecimento CNPq: |
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Link de acesso: |
https://repositorio.unifei.edu.br/jspui/handle/123456789/3369
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Resumo: |
Neste trabalho é apresentada uma técnica para polarizar um comparador de corrente CMOS. O circuito comparador de corrente utiliza o bloco seguidor de tensão dobrado (flipped voltage follower - FVF) como estágio de entrada, e uma estrutura cascode é proposta para polarizar de forma adequada este estágio. São apresentadas alternativas para polarizar o bloco de entrada, sendo demonstrado o compromisso que existe entre o tempo de resposta e a impedância de entrada do circuito. A tecnologia CMOS do processo Taiwan Semiconductor Manufacturing Company (TSMC) 0,18 μm foi utilizada para projetar e fabricar o circuito. Os resultados da simulação pós-leiaute mostram que o comparador de corrente, com a estrutura proposta para polarizar o estágio de entrada, exibe um tempo de propagação de 7,5 ns com um consumo de potência de 47 μW quando a entrada é uma corrente pulsada de amplitude ±2 μA com frequência de 50 MHz. O valor da impedância de entrada é de 50 Ω na frequência de operação. A corrente mínima, nas baixas frequências, que o circuito pode detectar é de 200 pA. A estrutura cascode, proposta para polarizar o bloco FVF, fornece um valor de tensão de 1,01 V com um coeficiente de variação de ±0,001%. Os resultados da caracterização do protótipo fabricado confirmam que a técnica proposta para polarizar o circuito de entrada do comparador de corrente é apropriada e funcional. |