Detalhes bibliográficos
| Ano de defesa: |
2021 |
| Autor(a) principal: |
CASTRO, Thainann Henrique Pereira de
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| Orientador(a): |
MORENO, Robson Luiz
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| Banca de defesa: |
Não Informado pela instituição |
| Tipo de documento: |
Dissertação
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| Tipo de acesso: |
Acesso aberto |
| Idioma: |
por |
| Instituição de defesa: |
Universidade Federal de Itajubá
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| Programa de Pós-Graduação: |
Programa de Pós-Graduação: Mestrado - Engenharia Elétrica
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| Departamento: |
IESTI - Instituto de Engenharia de Sistemas e Tecnologia da Informação
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| País: |
Brasil
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| Palavras-chave em Português: |
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| Área do conhecimento CNPq: |
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| Link de acesso: |
https://repositorio.unifei.edu.br/jspui/handle/123456789/2849
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Resumo: |
Este trabalho apresenta uma topologia de uma referência de tensão e corrente pouco sensível em relação à temperatura de operação, tensão de alimentação e aos efeitos dos processos de fabricação CMOS. Para alcançar a compensação térmica, é utilizado uma configuração self-cascode composite transistor (SCCT), que é responsável pela geração das tensões PTAT (proportional to absolute temperature) e CTAT (complementary to absolute temperature), que são somadas através do auxílio de amplificadores operacionais (AmpOp) e espelhos de corrente. O circuito fornece uma referência de tensão e corrente média, dos valores medidos, de 483,58 mV e 1,317 µA com coeficientes de temperatura (TC) de 25 ppm/ °C e 77 ppm/ °C respectivamente, operando em uma faixa de temperatura de -30 °C a 100 °C, com uma tensão mínima de 850 mV e PSR médio, em 50 Hz, de -15,2 dB e -16,36 dB em 1.8 V para VREF e IREF respectivamente. A área do circuito desenvolvido é 269 µm x 654 µm. São apresentadas nesta dissertação, a descrição do projeto, e simulações pertinentes do circuito pós leiaute da topologia proposta e sua caracterização elétrica. O circuito foi desenvolvido usando um processo CMOS padrão de 180 nm. |
