Geração semiautomática de testbenches para circuitos integrados digitais.

• Ano de defesa: 2007
• Autor(a) principal: PESSOA, Isaac Maia.
• Tipo de documento: Dissertação
• Tipo de acesso: Acesso aberto
• Idioma: por
• Instituição de defesa: Universidade Federal de Campina Grande; Brasil; Centro de Engenharia Elétrica e Informática - CEEI; PÓS-GRADUAÇÃO EM CIÊNCIA DA COMPUTAÇÃO; UFCG
• Palavras-chave em Português: Testbenches; EDA4 - VLSIS; Ferramenta eTBc; Linguagem de Hardware; Verificação Funcional; Circuitos Integrados; ETBc Tool; Hardware Language; Functional Verification; Integrated Circuits; Ciência da Computação
• Link de acesso: http://dspace.sti.ufcg.edu.br:8080/jspui/handle/riufcg/9861

A complexidade da verificação funcional tende a crescer exponencialmente com relação ao tamanho do hardware a ser verificado. O contínuo avanço da complexidade de circuitos integrados está seguindo a lei de Moore e tem criado uma grande pressão no engenheiro de verificação para que este continue certo de que não existem falhas funcionais ao final da fase de verificação. O tempo e dinheiro necessários neste processo aumentam ainda mais a pressão, pois o processo de verificação consome a maior parte dos recursos em um projeto de hardware. Assim, uma abordagem que possua uma ferramenta flexível e que consiga auxiliar o engenheiro de verificação em suas tarefas pode ser de grande utilidade. A metodologia de verificação VeriSC pode ajudar a resolver problemas envolvidos na verificação funcional. O objetivo deste trabalho é o desenvolvimento de uma ferramenta de suporte à metodologia VeriSC que seja útil na automatização do processo de construção de ambientes de simulação (testbenches) e desta forma consiga aumentar, através de um mecanismo flexível, a velocidade em que as tarefas de verificação são executadas.