Uma metodologia de verificação funcional para circuitos digitais.

Detalhes bibliográficos
Ano de defesa: 2007
Autor(a) principal: SILVA, Karina Rocha Gomes da.
Orientador(a): Não Informado pela instituição
Banca de defesa: Não Informado pela instituição
Tipo de documento: Tese
Tipo de acesso: Acesso aberto
Idioma: por
Instituição de defesa: Universidade Federal de Campina Grande
Brasil
Centro de Engenharia Elétrica e Informática - CEEI
PÓS-GRADUAÇÃO EM ENGENHARIA ELÉTRICA
UFCG
Programa de Pós-Graduação: Não Informado pela instituição
Departamento: Não Informado pela instituição
País: Não Informado pela instituição
Link de acesso: http://dspace.sti.ufcg.edu.br:8080/jspui/handle/riufcg/3266
Resumo: O advento das novas tecnologias VLSI e metodologias de projetos de System On a Chip (SoC) têmtrazido umcrescimento explosivo à complexidade dos circuitos eletrônicos. Como um resultado desse crescimento, a verificação funcional tem se tornado o maior gargalo no fluxo de projetos de hardware. Assim, novos métodos são requeridos para permitir que a verificação funcional seja realizada de forma mais rápida, fácil e que permita uma maior reusabilidade. Esse trabalho propõe a criação de uma nova metodologia para verificação funcional de componentes digitais integráveis, que permite o acompanhamento do fluxo de projeto, de forma que o testbench (ambiente de simulação) seja gerado antes da implementação do dispositivo sendo verificado (Design Under Verification - DUV), tornando o processo de verificação funcional mais rápido e o testbench mais confiável, devido a ele ser verificado antes do início da verificação funcional do DUV.

Registros relacionados