Exploração de técnicas de redução de potência em arquitetura de hardware da transformada discreta do cosseno 2-D para o padrão H.265/HEVC

• Ano de defesa: 2019
• Autor(a) principal: Sequeira, Luis Frederico Tokumoto
• Tipo de documento: Dissertação
• Tipo de acesso: Acesso aberto
• Idioma: por
• Instituição de defesa: Universidade Catolica de Pelotas; Centro de Ciencias Sociais e Tecnologicas; Brasil; UCPel; Mestrado em Engenharia Eletronica e Computacao
• Palavras-chave em Português: transformada discreta do cosseno; padrões de codificação de vídeo; somadores compressores; clock-gating; data-gating; discrete cosine transform; video coding patterns; adders compressors; clock-gating; data-gating; ENGENHARIA ELETRICA::ELETRONICA INDUSTRIAL, SISTEMAS E CONTROLES ELETRONICOS
• Link de acesso: http://tede.ucpel.edu.br:8080/jspui/handle/jspui/791

O presente trabalho apresenta soluções de hardware eficientes em energia para a Transformada Discreta do Cosseno – DCT ( Discrete Cosine Transform ) para o padrão H.265/HEVC. Uma das ferramentas mais utilizadas na melhoria da eficiência de compressão em codificadores de vídeo é a DCT, sendo necessário um grande esforço computacional para a sua aplicação em circuitos digitais. Os estágios da transformada e quantização representam boa parte do tempo total de codificação do padrão de codificação de vídeo, o que os colocam entre as operações mais demoradas do padrão H.265/HEVC. Portanto, o projeto de arquiteturas de hardware dedicadas de baixa potência para a DCT é vital para um alto desempenho e baixa potência para o padrão de codificação de vídeo. Nesta dissertação, utilizam-se técnicas de redução de dissipação de potência para o projeto de uma DCT eficiente em energia. Inicialmente, utilizam-se somadores compressores 4-2 para o projeto de uma arquitetura DCT de 8 pontos de baixa dissipação de potência. Após, implementa-se uma multi-transformada com tamanhos 4x4, 8x8, 16x16 e 32x32. Para cada uma dessas transformadas, usa-se a técnica MCM ( Multiple Constant Multiplication ) para a redução da árvore de somas e deslocamentos da DCT. Para tal, utilizam-se algoritmos da literatura para o projeto de estágios MCM eficientes. Também, propõe-se uma estratégia MCM que se mostrou mais eficiente em termos de redução de dissipação de potência para a DCT 32x32. Além disso, foram utilizados somadores compressores 4-2, 8-2 e 16-2 para o projeto ainda mais eficiente em redução de potência da multi-transformada. O uso dos somadores compressores, juntamente com as técnicas clock-gating e data-gating propiciaram o projeto e a implementação de uma DCT eficiente energeticamente, com reduções significativas em dissipação de potência. Para as sínteses realizadas foram utilizadas entradas reais de vídeo a partir do fluxo da ferramenta comercial da Cadence. Observou-se que os trabalhos da literatura que propõem soluções para a DCT em síntese lógica, não levam em consideração o fluxo de uma ferramenta comercial com entradas reais para a avaliação de potência. Nesta dissertação, as sínteses realizadas levam em consideração a análise de throughput realista para a avaliação da frequência de operação, que leva à operação da multi-transformada em tempo real.