Detalhes bibliográficos
| Ano de defesa: |
2008 |
| Autor(a) principal: |
Carara, Everton Alceu
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| Orientador(a): |
Moraes, Fernando Gehm
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| Banca de defesa: |
Não Informado pela instituição |
| Tipo de documento: |
Dissertação
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| Tipo de acesso: |
Acesso aberto |
| Idioma: |
por |
| Instituição de defesa: |
Pontifícia Universidade Católica do Rio Grande do Sul
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| Programa de Pós-Graduação: |
Programa de Pós-Graduação em Ciência da Computação
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| Departamento: |
Faculdade de Informáca
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| País: |
BR
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| Palavras-chave em Português: |
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| Área do conhecimento CNPq: |
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| Link de acesso: |
http://tede2.pucrs.br/tede2/handle/tede/5027
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Resumo: |
Os ganhos de desempenho proporcionados pelas arquiteturas paralelas não estão relacionados somente ao poder computacional dos vários elementos de processamento. A arquitetura de interconexão, responsável pela intercomunicação dos elementos de processamento, tem um papel relevante no desempenho geral do sistema. Redes intra-chip (NoCs) podem ser vistas como a principal arquitetura de interconexão responsável pelo futuro das tecnologias multiprocessadas, as quais estão rapidamente prevalecendo em SoCs. Atualmente, existem inúmeros projetos de NoCs disponíveis, os quais focam diferentes aspectos desse tipo de arquitetura de interconexão. Alguns aspectos relevantes considerados durante o projeto de NoCs são a capacidade de atingir QoS (Quality-of-Service), a redução de latência, a redução do consumo de energia e o mapeamento de aplicações. Este trabalho propõem diversos mecanismos para otimizar o desempenho das NoCs, contribuindo para que elas tornem-se a arquitetura de interconexão prevalente em SoCs multiprocessados modernos. Os mecanismos propostos abrangem diferentes aspectos relativos à otimização de desempenho como latência, vazão, contenção e tempo total para a transmissão de conjuntos de pacotes. As avaliações realizadas apresentam ganhos de desempenho relativos a todos mecanismos propostos, comprovando a eficiência dos mesmos. |
