Detalhes bibliográficos
| Ano de defesa: |
2010 |
| Autor(a) principal: |
Silva, Alzemiro Henrique Lucas da
 |
| Orientador(a): |
Moraes, Fernando Gehm
|
| Banca de defesa: |
Não Informado pela instituição |
| Tipo de documento: |
Dissertação
|
| Tipo de acesso: |
Acesso aberto |
| Idioma: |
por |
| Instituição de defesa: |
Pontifícia Universidade Católica do Rio Grande do Sul
|
| Programa de Pós-Graduação: |
Programa de Pós-Graduação em Ciência da Computação
|
| Departamento: |
Faculdade de Informáca
|
| País: |
BR
|
| Palavras-chave em Português: |
|
| Área do conhecimento CNPq: |
|
| Link de acesso: |
http://tede2.pucrs.br/tede2/handle/tede/5124
|
Resumo: |
As inovações na fabricação de circuitos integrados têm reduzido continuamente o tamanho dos componentes, permitindo um aumento na densidade lógica de sistemas eletrônicos complexos, denominados SoCs (Systems‐on‐a‐Chip), mas afetando também a confiabilidade destes componentes. Barramentos globais utilizados para interconexão de componentes em um chip estão cada vez mais sujeitos aos efeitos de crosstalk, que podem causar atrasos e picos nos sinais. Este trabalho apresenta e avalia diferentes técnicas para tolerância a falhas em redes intra‐chip, nos quais a rede é capaz de manter o mesmo desempenho da rede original mesmo na ocorrência de falhas. Quatro técnicas são apresentadas e avaliadas em termos de consumo adicional de área, latência dos pacotes, consumo de potência e análise de defeitos residuais. Os resultados demonstram que o uso de codificação CRC nos enlaces é vantajoso quando o mínimo acréscimo de área e consumo de potência é o principal objetivo. Entretanto, cada um dos métodos apresentados neste trabalho tem as suas próprias vantagens e podem ser utilizados dependendo da aplicação alvo. |
