Development of an intellectual-property core to detect task scheduling errors in rtos-based embedded systems

• Ano de defesa: 2021
• Autor(a) principal: Fracalossi, Aline Schröpfer
• Orientador(a): Vargas, Fabian Luis
• Tipo de documento: Dissertação
• Tipo de acesso: Acesso aberto
• Idioma: eng
• Instituição de defesa: Pontifícia Universidade Católica do Rio Grande do Sul
• Programa de Pós-Graduação: Programa de Pós-Graduação em Engenharia Elétrica
• Departamento: Escola Politécnica
• País: Brasil
• Palavras-chave em Português: Escalonamento de Tarefas; Sistemas Operacional de Tempo Real (RTOS); Sistemas Embarcados para Aplicações Críticas; Processador Multicore; Tolerância a Falhas
• Palavras-chave em Inglês: Task Scheduler; Real-Time Operating System (RTOS); Embedded System for Critical Application; Multicore Processor; Fault-Tolerance
• Área do conhecimento CNPq: ENGENHARIAS
• Link de acesso: http://tede2.pucrs.br/tede2/handle/tede/10051

Sistemas embarcados críticos fazem cada vez mais parte do nosso dia e devido à essa criticidade, os sistemas operacionais de tempo real (RTOS) tornaram-se uma solução atrativa. Para estes sistemas, o correto funcionamento depende primeiramente do tempo no qual a resposta foi dada e então da resposta lógica correta. Juntamente com eles surgiu a necessidade de vários núcleos de processamento e também a necessidade de reduzir o consumo de energia destes sistemas. Em decorrência disso, o sistema tem maior suscetibilidade a falhas transientes. Basicamente, este tipo de falha pode afetar o escalonamento das tarefas, alterando o correto funcionamento do sistema. Surge então a necessidade de promover uma solução que garanta a confiabilidade do escalonamento das tarefas do sistema. E, esta dissertação aborda o desenvolvimento e validação de um Intellectual-Property Core (I-IP) para monitoramento do algoritmo de escalonamento Earliest Deadline First (EDF). Seu objetivo é detectar falhas no escalonamento de tarefas, devendo realizar o supervisionamento passivo do processo de escalonamento de tarefas. Descrito em Very-High-Speed Integrated Circuits Hardware Description Language (VHDL), o I-IP é conectado ao barramento de endereços de cada processador, para o monitoramento. A técnica prosposta foi implementada no processador softcore HF-RISC (nomeado, processador Hellfire), que estava rodando sob o controle do Sistema Operacional HF-RISC (HellfireOS). Os resultados da simulação indicam que a técnica proposta é muito eficaz para detectar falhas que induzem o mau funcionamento do escalonamento de tarefas enquanto incorrem em penalidades aceitáveis de baixa sobrecarga de área e aumento insignificante do consumo de energia.