Detalhes bibliográficos
| Ano de defesa: |
1988 |
| Autor(a) principal: |
Martino, João Antonio |
| Orientador(a): |
Não Informado pela instituição |
| Banca de defesa: |
Não Informado pela instituição |
| Tipo de documento: |
Tese
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| Tipo de acesso: |
Acesso aberto |
| Idioma: |
por |
| Instituição de defesa: |
Biblioteca Digitais de Teses e Dissertações da USP
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| Programa de Pós-Graduação: |
Não Informado pela instituição
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| Departamento: |
Não Informado pela instituição
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| País: |
Não Informado pela instituição
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| Palavras-chave em Português: |
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| Link de acesso: |
https://www.teses.usp.br/teses/disponiveis/3/3140/tde-23052022-110719/
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Resumo: |
Apresentamos neste trabalho o projeto, implementação e caracterização de um processo CMOS cavidade dupla para fabricação de circuitos integrados digitais de comprimento mínimo de porta de 2 µm. Para atingirmos este objetivo, desenvolvemos uma metodologia de projeto de processo CMOS, uma série de etapas de processo, duas patilhas testes e implementamos várias sequências de fabricação preliminares para a definição do processo. Como resultado obtivemos um processo CMOS de acordo com os critérios de projeto adotados. Entre as suas características principais citamos: tensão de limiar de ± 0,8 V (nMOS e pMOS); tensão de perfuração bipolar de 11 V; tensão de perfuração MOS de -10 V (pMOS, Lpoli 2 µm); tempo de atraso intrínseco por inversor de 1,2 ns (pMOS, Lpoli 3 µm). Verificamos também que apesar da vantagem de velocidade apresentada pela estrutura CMOS cavidade dupla (devido a baixa capacitância da junção p+ / cavidade N), ela apresenta dificuldades para ser utilizada em uma maior escala de integração devido a perfuração MOS entre o dreno do pMOS e a cavidade P. |
