Regulador linear de baixa queda de tensão projetado com TFETs fabricados em nanofios de silício.

• Ano de defesa: 2023
• Autor(a) principal: Tolêdo, Rodrigo do Nascimento
• Tipo de documento: Dissertação
• Tipo de acesso: Acesso aberto
• Idioma: por
• Instituição de defesa: Biblioteca Digitais de Teses e Dissertações da USP
• Palavras-chave em Português: Analog integrated circuits; Circuitos analógicos; Linear regulator; Nanofios; Nanowire; Regulador linear; TFET; Verilog-A
• Link de acesso: https://www.teses.usp.br/teses/disponiveis/3/3140/tde-26032024-114126/

Transistores de tunelamento (TFETs) têm como principal motivação de pesquisa a possibilidade de atingir uma inclinação de sublimiar abaixo do limite teórico dos transistores de efeito de campo (MOSFET) de 60 mV/déc à temperatura ambiente. Além dessa característica, TFETs têm baixa condutância de saída e baixa corrente de estado ligado, resultando em um maior ganho intrínseco de tensão se comparado com o MOSFET e baixa dissipação de potência, se tornando interessante para a aplicação em circuitos integrados analógicos. O regulador linear de baixa queda de tensão (LDO) é um dos principais blocos funcionais de um sistema de gerenciamento de potência, esse circuito deve ser projetado para um baixo consumo de potência. Nesse trabalho, são apresentados projetos de reguladores LDO utilizando TFETs com modelo baseado em medidas experimentais. O modelo do transistor foi construído a partir de medidas experimentais precisas adicionadas em lookup tables (LUTs) e implementado usando linguagem Verilog-A. Foram implementados modelos de corrente e capacitância de três dispositivos em nanofios verticais TFET, com fonte composta por Si (Si-TFET), fonte composta por liga de SiGe (SiGe-TFET) e composta por Ge (Ge-TFET). Também foi implementado o modelo do dispositivo MOSFET fabricado em nanofios de Si. Em todos os estudos, os transistores do amplificador foram polarizados com o mesmo gm/ID, também para os reguladores operando nas mesmas condições de corrente (IL) e capacitância (CL) de carga, com tensão de dropout de 300 mV. Na comparação dos reguladores projetados com os diferentes dispositivos, onde foram definidos IL = 1 A e CL = 1 pF, foi observado que todos os reguladores LDO projetados com TFET são compensados sem a necessidade de um capacitor de compensação. O circuito projetado com Si-TFET sofre degradação na resposta em frequência devido ao baixo nível de corrente dos dispositivos. O regulador LDO projetado com SiGe-TFET apresentou o maior ganho de malha (60 dB), com um consumo de corrente de 21 nA e o Ge-TFET melhores valores de GBW (70 KHz) e PSR (-52 dB em baixas frequências) dissipando 43 nA. O SiGe-TFET foi utilizado para comparar com um regulador LDO projetado com uma tecnologia MOSFET convencional (TSMC 180 nm), o estudo foi realizado para duas condições de polarização para cargas de IL = 10 A com CL = 10 pF e IL = 100 A com CL = 100 pF. Foi demonstrado que o regulador LDO projetado com SiGe-TFET apresenta melhores resultados quando operando com corrente de carga mais baixa, com ganho de malha de 57 dB dissipando 1,5 nA. O transistor de potência apresenta baixa resistência de saída devido a tensão de estado ligado do TFET, que por ser alta, força o dispositivo a operar na região linear, degradando os parâmetros do regulador LDO. Esse efeito foi predominante para condição de corrente de carga de 100 A. A variabilidade de processo foi considerada utilizando medidas de diferentes SiGe-TFET com mesmas características presentes na mesma pastilha de silício. Avaliando os resultados de reguladores LDO projetados com as novas medidas, foi observado que os parâmetros do LDO não sofrem grande variação, a variação no ganho de malha foi de 10 dB. Uma solução apresentada para tornar possível o projeto de um regulador para corrente de carga mais alta, com o transistor de potência operando em saturação, foi utilizar uma tecnologia TFET-MOSFET hibrida, onde reguladores LDO foram projetados usando as medidas do SiGe-TFET e MOSFET em nanofios que foram fabricados no mesmo fluxo de processos verticais. Devido a diferença na tensão de estado ligado dos dispositivos, dois reguladores LDO híbridos foram projetados. No regulador LDO V-Hibrido, um deslocamento de tensão foi aplicado no código Verilog- A para os transistores ficarem com a mesma tensão aplicada entre porta e fonte. No regulador LDO LS-Hibrido, um estágio com um deslocador de nível foi usado sem alterar as medições. Para esse projeto foi selecionado IL = 1 mA e CL = 1 nF. O regulador LDO V-Hibrido apresentou maior ganho de malha (62 dB) e menor consumo de potência (7 nA). Foi demonstrado que a utilização da tecnologia híbrida, resulta em reguladores com ultra baixo consumo de potência e alto ganho de malha como apresentado em reguladores LDO projetados com TFET e resposta em frequência similar à do MOSFET.