Síntese automática do leiaute usando o ASTRAN

• Ano de defesa: 2017
• Autor(a) principal: Moura, Gisell Borges
• Orientador(a): Reis, Ricardo Augusto da Luz
• Tipo de documento: Dissertação
• Tipo de acesso: Acesso aberto
• Idioma: por
• Palavras-chave em Português: Microeletrônica; Geracao automatica
• Palavras-chave em Inglês: Automatic Layout Synthesis; Microelectronics; CAD; SCCG; Optimized netlist
• Link de acesso: http://hdl.handle.net/10183/184645

O trabalho usa a síntese do leiaute através do ASTRAN em circuitos que foram otimizados através da técnica de SCCG (Static CMOS Complex Gates) visando alcançar reduções em número de transistores. A metodologia apresentada permite a flexibilidade de utilizar células de quaisquer tamanho ou redes de transistores nos circuito otimizados. O trabalho compara estes circuitos otimizados pela método do ASTRAN e circuitos utilizando a metodologia standard cell. O fluxo de síntese é composto pelas etapas de otimização da netlist, verificação/extração e caracterização da células. O trabalho adaptou as tecnologias de fabricação CMOS de 600nm e 180nm para a ferramenta ASTRAN a partir das informações dos design kits das bibliotecas stantard cell XC06 e XC018 da XFAB. A síntese do leiaute das células complexas geradas é realizada pela ferramenta ASTRAN. Os experimentos foram realizados nas tecnologias de 180nm e 600nm para um conjunto de circuitos de bechmarks do ITC’99. As comparações foram realizadas entre a netlist otimizada e duas netlists geradas para cada biblioteca da XFAB. Uma netlist abrange todas as células da biblioteca e a outra tem uma restrição de células que são consideradas complexas (somadores, multiplexadores, XOR/XNOR, AOI e OAI). A netlist com restrições foi elaborada com a motivação de verificar se uma netlist com células complexas geradas exclusivamente para o circuito alvo se tornaria mais benéfico em termos de redução do número de transistores. Os resultados para 180nm apresentaram reduções nos melhores casos em número de transistores com até 15%, em potência dinâmica com até 24% e em potência de leakage com até 22%. Os resultados para 600nm apresentaram reduções nos melhores casos em número de transistores com até 17%, em área com até 14%, em potência dinâmica com até 22%, em potência de leakage com até 29%. Os experimentos mostraram que é possível alcançar reduções em número de transistores ao combinar o uso do ASTRAN com a técnica de otimização pelo uso de SCCG.