Fault tolerance characterization of RISC-V processors in SRAM-based FPGAs for aerospace applications

• Ano de defesa: 2023
• Autor(a) principal: Oliveira, Ádria Barros de
• Orientador(a): Kastensmidt, Fernanda Gusmão de Lima
• Tipo de documento: Tese
• Tipo de acesso: Acesso aberto
• Idioma: eng
• Palavras-chave em Português: Processadores configuráveis; Tolerância a falhas; Injeção de falhas; Prótons
• Palavras-chave em Inglês: RISC-V; Rocket; NOEL-V; Soft processor; SRAM-based FPGAs; Fault tolerance; Fault injection; Heavy ions
• Link de acesso: http://hdl.handle.net/10183/264018

Aplicações aeroespaciais, tais como pequenos satélites, exigem um certo nível de confia bilidade devido aos efeitos ionizantes de curto prazo ("Single Event Effects" (SEE)). Ao mesmo tempo, dispositivos comerciais prontos para uso (COTS) são frequentemente usa dos em missões no "New Space". Nesse contexto, o uso de processadores configuráveis implementados em COTS FPGAs (arranjo de porta programável em campo) baseados em SRAM requerem flexibilidade de projeto para aplicar as técnicas de tolerância à fa lhas mais adequadas para melhorar a confiabilidade do sistema. Distúrbios na memória de configuração do FPGA podem ser persistentes. Estes podem alterar a implementação arquitetural do processador, o que pode causar erros de fluxo de controle e cálculos in corretos. Esta tese visa caracterizar a suscetibilidade a SEE em processadores RISC-V embarcados em FPGAs baseados em SRAM e entender como a combinação de técnicas de tolerância à falhas pode reduzir significativamente a vulnerabilidade do sistema. A investigação aborda os problemas do uso de processadores configuráveis em ambientes propensos a SEE e as complexidades e impactos por trás dos métodos de mitigação. Os estudos de caso são os processadores RISC-V Rocket e NOEL-V de software livre e o RISCV NOEL-VFT comercial e tolerante à falhas. Os processadores estão embarcados no APSoC Zynq-7000 (28 nm CMOS), MPSoC Zynq UltraScale+ (16 nm FinFET) e Kintex UltraScale (20 nm CMOS), respectivamente. A proteção é aplicada no nível do projeto visando a memória de configuração do FPGA, núcleo do processador e memórias incorporadas. Combinações de técnicas de proteção são usas durante a investigação, tais como triplicação, varredura periódica ("scrubbing"), reiniciamento periódico, monitora mento de tempo e atualização de memória. Um supervisor de FPGA externo também foi desenvolvido com a finalidade de aumentar a cobertura à falhas, reduzir a chance de errors na interface de configuração e fornecer uma melhor visibilidade dos erros. A suscetibi lidade a erros é avaliada sob injeção de falha e teste acelerado em solo. O processador Rocket alcançou 88% de corretude sob falhas simples, e a susceptibilidade sob radiação foi reduzida mais de 51 vezes usando uma combinação de técnicas de tolerância. Resul tados do NOEL-V mostraram a eficácia em combinar métodos de proteção, reduzindo a susceptibilidade em 11 vezes. Tais técnicas aplicadas ao processador NOEL-VFT comercial melhoraram a confiabilidade em 85 vezes, alcançando uma taxa de erros em órbita de mais de 45 anos entre falhas. De mode geral, os resultados são promissores para o uso de processadores RISC-V em novas gerações de FPGAs e missões aeroespaciais.