Estudo de um transceptor com cancelamento de eco e projeto da arquitetura de um cancelador integrado

Detalhes bibliográficos
Ano de defesa: 1995
Autor(a) principal: Aita, Andre Luiz
Orientador(a): Bampi, Sergio
Banca de defesa: Não Informado pela instituição
Tipo de documento: Dissertação
Tipo de acesso: Acesso aberto
Idioma: por
Instituição de defesa: Não Informado pela instituição
Programa de Pós-Graduação: Não Informado pela instituição
Departamento: Não Informado pela instituição
País: Não Informado pela instituição
Palavras-chave em Português:
Palavras-chave em Inglês:
Link de acesso: http://hdl.handle.net/10183/25623
Resumo: Este trabalho tem dois propósitos principais. O primeiro compreende o estudo de um equipamento transceptor para viabilizar a transmissão digital de dados duplex a dois fins na malha telefônica comercial instalada. Um estudo inicial da linha de assinante e dos principais métodos de transmissão duplex e realizado. O método de cancelamento de eco e sugerido por conferir ao transceptor melhor desempenho. O transceptor tem a sua estrutura abordada e definida. Além do cancelador, todos os demais circuitos, julgados pelo autor como importantes, são analisados. Dentre os principais estão o codificador 2B1Q, os equalizadores adaptativos e a referencia adaptativa. O segundo propósito compreende o estudo de uma arquitetura capaz de implementar o cancelador do transceptor e sua especificação e simulação. Inicialmente, junto a proposta do equipamento, tipos de canceladores, formas de cancelamento e demais características relacionadas são abordadas. O algoritmo utilizado para a adaptação dos coeficientes e exposto, e, através de simulações, validado. Os problemas decorrentes do use de palavra finita em sistemas digitais sac. considerados. Os procedimentos da operação de cancelamento são especificados e as tarefas distribuídas. Após, finalizando este trabalho, propõe-se a parte operativa, composta por dois processadores, por um banco de registradores e por uma interface de entrada e saída. A arquitetura e descrita em linguagem HDC de descrição de hardware e apos simulada funcionalmente para validação das funções pretendidas. A parte de controle, parcialmente descrita também em HDC, tem algumas características comentadas .