Detalhes bibliográficos
| Ano de defesa: |
2023 |
| Autor(a) principal: |
Cantalice, Rafael Santiago |
| Orientador(a): |
Klimach, Hamilton Duarte |
| Banca de defesa: |
Não Informado pela instituição |
| Tipo de documento: |
Dissertação
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| Tipo de acesso: |
Acesso aberto |
| Idioma: |
por |
| Instituição de defesa: |
Não Informado pela instituição
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| Programa de Pós-Graduação: |
Não Informado pela instituição
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| Departamento: |
Não Informado pela instituição
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| País: |
Não Informado pela instituição
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| Palavras-chave em Português: |
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| Palavras-chave em Inglês: |
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| Link de acesso: |
http://hdl.handle.net/10183/264025
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Resumo: |
Identificação por Rádio Frequência (RFID) é usada em muitas aplicações, colocando etiquetas eletrônicas em animais e objetos para facilitar a leitura a fim de melhorar o gerenciamento destes. Nesse contexto, essa dissertação tem como objetivo melhorar a regulação de potência em chips de RFID a fim de aumentar a distância de leitura. Essa dissertação apresenta um nova arquitetura de regulador paralelo, não linear, que usa um detector de potência de Rádio Frequência (RF) baseado em uma técnica de modulação de pulso (PWM) para aplicação de RFID que usam o princípio de comunicação por acopla mento magnético. A arquitetura de regulador proposto é composta de duas realimen tações: uma realimentação usa um limitador de tensão rápido e a outra usa um detector de potência lento porém preciso. O primeiro garante a proteção contra sobre tensão e o segundo corrige a imprecisão do primeiro de acordo com a potência do sinal de entrada. Primeiramente, o estado da arte em regulação de sitemas de RFID bem como em detectores de potência RF são feitos para contextualizar os problemas e melhorias da nova arquitetura. Um desenvolvimento teórico seguido por simulações elétricas e o projeto do circuito da nova arquitetura de regulador paralelo são abordadas em detalhes. A circuito foi implementado em um processo CMOS de 180 nm como parte de um Chip de RFID de baixa frequência (134 kHz). O regulador lida com uma tensão senoidal (134 kHz) na sua entrada, gerada por um tanque LC que extrai energia provinda do leitor e que é usada alimentar todo o chip. Devido ao uso de um processo padrão 3.3 V CMOS para implementação do circuitos analógicos a fim de diminuir o custo de fabricação com o não uso do modulo de alta tensão (Ex. 5 V), impondo dificuldades no projeto do sistema, mesmo assim a solução proposta regula a tensão de entrada do chip em 3.6 V, máxima suportada pela tecnologia, com o uso das duas malhas de realimentação. A área total do Chip de RFID é de 870x870 µm², com 130x230 µm² para apenas o circuito de regulação. Os capacitores de ressonância e de alimentação foram integrados no Chip. O sistema completo consome 4.5 µA, sobre uma ampla gama de potência de entrada que é modulada pela distância entre o leitor e a tag. Como o detector de potência corrige a imprecisão do limitador de tensão composto de diodos devido a variação em processo, tensão e temperatura (PVT), a distância de leitura foi medida com e sem o detector de potência habilitado. Os resultados mostraram uma melhoria de 16.7 % na distância de comunicação. |
