TAB2VHDL: um ambiente de síntese lógica para máquinas de estados finitos

• Ano de defesa: 2002
• Autor(a) principal: Tancredo, Leandro de Oliveira [UNESP]
• Tipo de documento: Dissertação
• Tipo de acesso: Acesso aberto
• Idioma: por
• Instituição de defesa: Universidade Estadual Paulista (Unesp)
• Palavras-chave em Português: Circuitos integrados - Simulação por computador; Circuitos integrados digitais; VHDL (Linguagem descritiva de hardware); C (Linguagem de programação de computador); Telecomunicações - Processamento de mensagens; FPGA; FSM; VHDL; HDL; Logic Synthesis
• Link de acesso: http://hdl.handle.net/11449/87282

Este trabalho apresenta uma nova ferramenta de síntese para projetos de sistemas digitais denominada TAB2VHDL. A partir da descrição em diagrama de transição de estados de uma máquina finita, representada no modelo de Mealy, é gerada uma descrição otimizada do sistema na linguagem de VHDL. Elimina-se dessa forma a tarefa árdua com detalhes de projeto. A TAB2VHDL foi comparada com duas outras ferramentas disponíveis comercialmente. Foram projetados diversos chip-set de códigos de transmissão digital utilizados no setor de telecomunicações. Os resultados comprovaram o desempenho satisfatório com relação ao custo de implementação, ao tempo de execução e uso de memória.