Detalhes bibliográficos
| Ano de defesa: |
2021 |
| Autor(a) principal: |
Silva, Sérgio Natan |
| Orientador(a): |
Fernandes, Marcelo Augusto Costa |
| Banca de defesa: |
Não Informado pela instituição |
| Tipo de documento: |
Tese
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| Tipo de acesso: |
Acesso aberto |
| Idioma: |
por |
| Instituição de defesa: |
Universidade Federal do Rio Grande do Norte
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| Programa de Pós-Graduação: |
PROGRAMA DE PÓS-GRADUAÇÃO EM ENGENHARIA ELÉTRICA E DE COMPUTAÇÃO
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| Departamento: |
Não Informado pela instituição
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| País: |
Brasil
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| Palavras-chave em Português: |
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| Link de acesso: |
https://repositorio.ufrn.br/handle/123456789/32475
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Resumo: |
A Internet Tátil é o atual avanço tecnológico para a Internet. Esse novo paradigma possibilita o envio de informações de toque, bem como os demais estímulos já antes enviados. Dessa forma, é preciso garantir uma latência muito baixa entre os dispositivos que compõem a interação tátil. Essa latência está associada ao tempo de propagação da informação pelo canal de comunicação, poder de processamento dos dispositivos locais, complexidade das técnicas em execução, entre outros. Nesse viés, este trabalho propõe o uso de hardwares dedicados baseados em computação reconfigurável (CR) para reduzir a latência em sistemas de controle e predição aplicados a Internet Tátil. São propostas duas abordagens para tratar a problemática da latência. Na primeira abordagem é proposta a implementação de técnicas de predição lineares e não-lineares em CR. Nessa abordagem as técnicas de predição são utilizadas para minimizar os impactos causados por atrasos e perda de informações. Na segunda abordagem é proposto um sistema de controle inteligente baseado em lógica Fuzzy em CR. O sistema é um controlador do tipo Takagi - Sugeno Fuzzy-PI que se propõe a reduzir a latência associada ao processamento dos dados controle da ferramenta. A implementação usa uma estratégia totalmente paralela associada a um esquema de formato de bit híbrido (ponto fixo e ponto flutuante). Ainda nesta abordagem são propostos dois projetos de hardware: o primeiro usa uma arquitetura de processamento de ciclo de clock único e o outro usa um esquema de pipeline. As propostas são implementadas em um de Field Programmable Gate Array na plataforma Virtex 6 xc6vlx240t-1ff1156. São apresentados dados relacionados a ocupação e throughput associados a plataforma alvo, bem como comparação entre resultados através de simulação e implementações em hardware dedicado. Os resultados se mostram superiores aos apresentados em outros trabalhos presentes na literatura. |
