Têmpera simulada aplicada no mapeamento tecnológico de FPGAs baseadas em LUTs

• Ano de defesa: 2015
• Autor(a) principal: Nachtigall, Matheus Garcia
• Orientador(a): Ferreira Júnior, Paulo Roberto
• Tipo de documento: Dissertação
• Tipo de acesso: Acesso aberto
• Idioma: por
• Instituição de defesa: Universidade Federal de Pelotas
• Programa de Pós-Graduação: Programa de Pós-Graduação em Computação
• Departamento: Centro de Desenvolvimento Tecnológico
• País: Brasil
• Palavras-chave em Português: Otimizacão de circuitos integrados; Mapeamento tecnológico; Têmpera simulada; FPGA; Integrated circuit optimization; Technology mapping; Simulated annealing
• Área do conhecimento CNPq: CNPQ::CIENCIAS EXATAS E DA TERRA::CIENCIA DA COMPUTACAO
• Link de acesso: http://repositorio.ufpel.edu.br/handle/prefix/3294

Existem várias técnicas para a otimização de atributos de circuitos integrados. O foco atual dessas técnicas é a minimização da área do circuito em questão. Porém, as técnicas existentes possuem diversas etapas que precisam ser melhoradas, entre elas a etapa de Mapeamento Tecnológico (MT). O Mapeamento Tecnológico é uma etapa crucial no processo de síntese lógica, pois ele define qual conjunto de elementos lógicos serão utilizados para implementar o circuito na tecnologia alvo. Na literatura existem várias abordagens diferentes para otimização da etapa de mapeamento e atualmente as metodologias iterativas estão se popularizado. Esta dissertação propõe uma nova abordagem para o Mapeamento Tecnológico de Field Programmable Gate Arrays (FPGAs), baseada em técnicas de otimização de Inteligência Artificial (IA), mais especificamente a técnica de Têmpera Simulada. A utilização de uma técnica de IA no Mapeamento Tecnológico é uma abordagem promissora pois se diferencia fortemente das técnicas já existentes, devido aos fatores de aleatoriedade em técnicas de otimização baseados em IA. A abordagem elaborada age em uma etapa do mapeamento chamada de cobertura, criando uma solução para o circuito baseada no número de cortes-K necessários para uma cobertura total do mesmo. Cada corte-K pode ser diretamente relacionado a uma Look-Up Table(LUT) da tecnologia FPGA, permitindo assim a geração de um circuito com a lógica equivalente a requisitada. Essa abordagem foi implementada na ferramenta FlexMap, a qual é um framework para o desenvolvimento de métodos para o MT. Foram realizados testes em 85 benchmarks dos pacotes ISCAS85 e MCNC91, amplamente conhecidos na área e frequentemente utilizados para testes de desempenho de novas abordagens. Os testes realizados apresentaram resultados promissores, mostrando que a abordagem desenvolvida consegue encontrar soluções comparáveis em vários casos a ferramenta ABC, considerada estado-da-arte no processo de MT. Os resultados obtidos pela abordagem proposta obtiveram melhoras em aproximadamente 19% dos casos avaliados com K=4 e 26% dos casos com K=5 sobre os resultados do ABC.