Análise da suscetibilidade de portas lógicas na presença de falhas de efeitos singulares

• Ano de defesa: 2020
• Autor(a) principal: Schvittz, Rafael Budim
• Orientador(a): Rosa Junior, Leomar Soares da
• Tipo de documento: Tese
• Tipo de acesso: Acesso aberto
• Idioma: por
• Instituição de defesa: Universidade Federal de Pelotas
• Programa de Pós-Graduação: Programa de Pós-Graduação em Computação
• Departamento: Centro de Desenvolvimento Tecnológico
• País: Brasil
• Palavras-chave em Português: Computação; Efeitos singulares; Falhas de radiação; Suscetibilidade de portas lógicas; Single event transient; Radiation faults; Logic gates susceptibility to radiation; Leiaute; Layout
• Área do conhecimento CNPq: CNPQ::CIENCIAS EXATAS E DA TERRA::CIENCIA DA COMPUTACAO
• Link de acesso: http://guaiaca.ufpel.edu.br/handle/prefix/6277

Para lidar com os desafios da tecnologia nanométrica dos circuitos digitais, novas metodologias de projeto são necessárias de forma a aumentar a robustez destes circuitos. Devido aos custos associados com as técnicas de tolerância a falhas, soluções alternativas, baseadas em tolerância a falhas parcial e técnicas para ignorar as falhas estão sendo cada vez mais exploradas para o problema da confiabilidade. Nesse contexto, uma avaliação precisa da confiabilidade dos circuitos é fundamental para permitir um fluxo de projeto automatizado de avaliação de confiabilidade, no qual as ferramentas de síntese poderiam rapidamente alternar entre diversas configurações de circuitos para definir a melhor opção. Para a avaliação de confiabilidade de circuitos, a forma como as portas estão interconectadas dentro do circuito é importante. Além disso, para avaliar as possíveis combinações de entrada das portas no circuito, uma representação em forma de matriz é utilizada. Nesta abordagem, as matrizes de representação são usadas na avaliação de confiabilidade de circuitos representando o comportamento destas portas lógicas na presença de falhas. Desta forma, esta tese tem como objetivo propor modelos capazes de analisar a suscetibilidade de portas lógicas em diferentes níveis de abstração e assim gerar matrizes de representação para as mesmas. Para essa análise, três diferentes modelos são propostos baseados em arranjos de transistores, diagrama stick e leiaute das portas lógicas. Duas bibliotecas de células, uma considerando dimensionamento de transistores (45nm) e a outra considerando leiautes regulares (15nm) foram avaliadas pelos modelos. Os resultados obtidos para estas bibliotecas são usados para analisar a confiabilidade de oito circuitos presentes no benchmark ISCAS’85. Os resultados obtidos nesta tese mostram um impacto na suscetibilidade das portas lógicas quando considerando o projeto de fabricação destas. Baseado nos resultados, o tempo médio entre falhas (MTBF) na análise de confiabilidade dos circuitos obtido com o uso das matrizes geradas apresentou uma redução considerável. Para ambas as bibliotecas de células, as matrizes geradas quando usadas na avaliação de confiabilidade dos circuitos resultaram em uma redução de MTBF de até 49%.