Balanced secure triple track logic: uma nova topologia segura contra ataques DPA e DEMA utilizando técnica de uniformização de consumo

• Ano de defesa: 2018
• Autor(a) principal: Lima, Vitor Gonçalves
• Orientador(a): Soares, Rafael Iankowski
• Tipo de documento: Dissertação
• Tipo de acesso: Acesso aberto
• Idioma: por
• Instituição de defesa: Universidade Federal de Pelotas
• Programa de Pós-Graduação: Programa de Pós-Graduação em Computação
• Departamento: Centro de Desenvolvimento Tecnológico
• País: Brasil
• Palavras-chave em Português: Ataques a canais laterais; DPA; DEMA; Contramedidas; Criptografia; Side channel attacks; Countermeasures; Cryptography
• Área do conhecimento CNPq: CNPQ::CIENCIAS EXATAS E DA TERRA::CIENCIA DA COMPUTACAO
• Link de acesso: http://guaiaca.ufpel.edu.br/handle/prefix/4824

A criptografia é responsável por garantir o sigilo dos dados. Os algoritmos atuais são de domínio público e a segurança dos dados se concentra na chave criptográfica secreta. Porém, técnicas vêm sendo desenvolvidas visando obter essas chaves secretas e, dessa maneira, ter acesso às informações sigilosas. Análise Diferencial de Potência (Differential Power Analysis - DPA) é uma dessas técnicas de ataque que explora a relação entre o consumo de energia com os dados que estão sendo processados. Buscando neutralizar essa ameaça, muitas propostas de contramedidas vêm sendo desenvolvidas pela comunidade científica. Nesse contexto, esse trabalho desenvolve uma estratégia de contramedida para ataques DPA baseada em tecnologia ASIC. Para isso, a estratégia proposta apoia-se em duas topologias já consolidadas, a Secure Triple Track Logic (STTL) e a Pre-Charge Static Logic (PCSL). As topologias STTL e a PCSL são contramedidas em nível de porta lógica visando a homogeneização do consumo. A STTL adiciona uma trilha de validação que sinaliza quando as entradas e saídas estão estáveis e podem ser computadas. Isso elimina os chaveamentos indesejáveis que são gerados pela instabilidade dos sinais intermediários do circuito. A PCSL adiciona transistores redundantes em sua composição, visando alcançar a simetria da porta lógica e, assim, minimizar as discrepâncias capacitivas internas. Neste trabalho constata-se que a STTL e a PCSL possuem problemas que contribuem para a fuga de informações. A STTL possui um arranjo de transistores desbalanceados, enquanto a PCSL possui a instabilidade que a STTL se propõe a resolver. Dessa maneira, é introduzida a Balanced Triple Track Logic (BSTTL) que incorpora as duas estratégias e os seus benefícios. Para comprovar os benefícios da BSTTL, são utilizadas métricas da literatura que quantificam o nível de vulnerabilidades dos dispositivos e simulações elétricas. O trabalho apresenta estudos de casos utilizando tais métricas nas portas básicas And, Nand, Or, Nor e nos circuitos SBox 1 do DES e na Serpent Sbox do AES. Os resultados demonstram que circuitos implementados com a BSTTL chegam a ser 3.9x mais seguros que as versões com topologias antecessoras, com frequência de operação de 990KHz na Serpent e 350KHz na SBox do DES. Esses benefícios são obtidos ao custo de área e consumo.