Detalhes bibliográficos
| Ano de defesa: |
2006 |
| Autor(a) principal: |
RAMOS, Marco Antonio Dantas |
| Orientador(a): |
LIMA, Manoel Eusébio de |
| Banca de defesa: |
Não Informado pela instituição |
| Tipo de documento: |
Dissertação
|
| Tipo de acesso: |
Acesso aberto |
| Idioma: |
por |
| Instituição de defesa: |
Universidade Federal de Pernambuco
|
| Programa de Pós-Graduação: |
Não Informado pela instituição
|
| Departamento: |
Não Informado pela instituição
|
| País: |
Não Informado pela instituição
|
| Palavras-chave em Português: |
|
| Link de acesso: |
https://repositorio.ufpe.br/handle/123456789/2614
|
Resumo: |
O presente trabalho propõe uma metodologia de baixo custo para depuração de projetos de sistemas digitais em FPGAs. Esta abordagem oferece um ambiente para a depuração de projetos baseados em FPGAs. A metodologia utiliza o padrão JTAG para fazer o readback dos sinais resultantes da simulação do projeto do usuário. Já a visualização dos sinais é feita por meio do ambiente ChipScope Pro® da Xilinx®. No entanto não é possível, com o ChipScope Pro, injetar vetores de teste, nem definir break points. Sendo assim um componente de hardware (módulo injetor de vetores) foi desenvolvido para controlar a injeção dos vetores no projeto do usuário. Uma interface gráfica também foi criada, permitindo a definição e envio dos vetores por meio da porta paralela de um PC hospedeiro. Os vetores de teste são definidos em alto nível por meio de um arquivo texto, contendo parâmetros de simulação. O arquivo residente no computador hospedeiro é posteriormente enviado para o FPGA alvo, via porta paralela. Foram utilizados dois módulos como estudo de caso para validação da metodologia. O primeiro faz uso de um protocolo de controle de acesso a memória por dispositivos de I/O. Já o segundo utiliza uma USART, a qual foi desenvolvida pela equipe do projeto Brazil-Ip/Fênix. Bons resultados foram alcançados e estão apresentados nesta dissertação |
