Desenvolvimento de um módulo para template matching baseado em ZNCC com prototipação em FPGA

• Ano de defesa: 2017
• Autor(a) principal: ALBUQUERQUE, Érika Spencer de
• Tipo de documento: Dissertação
• Tipo de acesso: Acesso aberto
• Idioma: por
• Instituição de defesa: Universidade Federal de Pernambuco; UFPE; Brasil; Programa de Pos Graduacao em Ciencia da Computacao
• Palavras-chave em Português: Ciência da computação; Hardware; Visão por computador
• Link de acesso: https://repositorio.ufpe.br/handle/123456789/26723

Template matching ou casamento de padrões é um problema clássico de visão computacional, soluções para esse problema se aplicam a reconhecimento, detecção e rastreamento de objetos. O casamento de padrões consiste em buscar regiões de uma imagem fonte que mais se assemelham a uma imagem menor de referência (template). Uma abordagem para realizar essa busca baseia-se em comparar, através de uma medida de similaridade, a imagem de referencia com cada janela de mesma dimensão da imagem fonte. A métrica Correlação Cruzada Normalizada de Média Zero (ZNCC) é uma medida de similaridade amplamente utilizada em problemas de casamento de padrões devido a sua robustez a variações lineares de brilho e contraste. O principal desafio para o casamento de padrões, especialmente usando a métrica ZNCC é o alto custo computacional de calcular os valores de ZNCC referentes a cada janela de imagem. Há ainda, aplicações que requerem o casamento de padrões para múltiplos padrões (templates), como por exemplo, o rastreio de múltiplos objetos independentes ou de múltiplas poses do mesmo objeto , isso multiplica o custo computacional da operação, tornando difícil a obtenção de uma solução em tempo real. Esse trabalho propõe uma arquitetura de módulo em hardware com prototipação em FPGA que explora conceitos de paralelismo e pipeline para acelerar o cálculo da ZNCC entre uma imagem e múltiplos padrões. Resultados experimentais mostram que o módulo proposto chega a acelerar em 3x o tempo de processamento comparado às implementações em GPU e CPU. Além disso, o acelerador proposto alcança um dempenho de tempo real (32.13FPS) para o processamento de até 10 templates (Imagem 432x432 e template 72x144) (ALBUQUERQUE et al., 2016).