Uma metodologia para síntese de circuitos digitais em FPGAs baseada em otimização multiobjetivo

• Ano de defesa: 2015
• Autor(a) principal: SOUZA, Viviane Lucy Santos de
• Orientador(a): SILVA FILHO, Abel Guilhermino da
• Tipo de documento: Tese
• Tipo de acesso: Acesso aberto
• Idioma: por
• Instituição de defesa: Universidade Federal de Pernambuco
• Programa de Pós-Graduação: Programa de Pos Graduacao em Ciencia da Computacao
• País: Brasil
• Palavras-chave em Português: FPGA, Síntese Lógica, Mapeamento Tecnológico, Agrupamento, Algoritmo Genético, Colônia Artificial de Abelhas.; FPGA, Logic Synthesis, Technology Mapping, Clustering, Genetic Algorithm, Artificial Bee Colony.
• Link de acesso: https://repositorio.ufpe.br/handle/123456789/17339

Atualmente, a evolução na arquitetura dos FPGAs (Field programable gate arrays) permite que os mesmos sejam empregados em aplicações que vão desde a prototipação rápida de circuitos digitais simples a coprocessadores para computação de alto desempenho. Entretanto, a utilização eficiente dessas arquiteturas é fortemente dependente, entre outros fatores, da ferramenta de síntese empregada. O desafio das ferramentas de síntese está em converter a lógica do projetista em circuitos que utilizem de maneira efetiva a área do chip, não degradem a frequência de operação e que, sobretudo, sejam eficientes em reduzir o consumo de energia. Nesse sentido, pesquisadores e grandes fabricantes de FPGA estão, frequentemente, desenvolvendo novas ferramentas com vistas a esses objetivos, que se caracterizam por serem conflitantes. O fluxo de síntese de projetos baseados em FPGAs engloba as etapas de otimização lógica, mapeamento, agrupamento, posicionamento e roteamento. Essas fases são dependentes, de forma que, otimizações nas etapas iniciais produzem impactos positivos nas etapas posteriores. No âmbito deste trabalho de doutorado, estamos propondo uma metodologia para otimização do fluxo de síntese, especificamente, nas etapas de mapeamento e agrupamento. Classicamente, a etapa de mapeamento é realizada mediante heurísticas que determinam uma solução para o problema, mas que, não permitem a busca por soluções ótimas, ou que beneficiam um objetivo em detrimento de outros. Desta forma, estamos propondo a utilização de uma abordagem multiobjetivo baseada em algoritmo genético e de uma abordagem multiobjetivo baseada em colônia artificial de abelhas que, associadas a heurísticas específicas do problema, permitem que sejam obtidas soluções de melhor qualidade e que resultam em circuitos finais com área reduzida, ganhos na frequência de operação e com menor consumo de potência dinâmica. Além disso, propomos uma nova abordagem de agrupamento multiobjetivo que se diferencia do estado da arte, por utilizar uma técnica de predição e por considerar características dinâmicas do problema, produzindo circuitos mais eficientes e que facilitam a tarefa das etapas de posicionamento e roteamento. Toda a metodologia proposta foi integrada ao fluxo acadêmico do VTR (Verilog to routing), um projeto código aberto e colaborativo que conta com múltiplos grupos de pesquisa, conduzindo trabalhos nas áreas de desenvolvimento de arquitetura de FPGAs e de novas ferramentas de síntese. Além disso, utilizamos como benchmark, um conjunto dos 20 maiores circuitos do MCNC (Microelectronics Center of North Carolina) que são frequentemente utilizados em pesquisas da área. O resultado do emprego integrado das ferramentas frutos da metodologia proposta permite a redução de importantes aspectos pós-roteamento avaliados. Em comparação ao estado da arte, são obtidas, em média, redução na área dos circuitos de até 19%, além da redução do caminho crítico em até 10%, associada à diminuição na potência dinâmica total estimada de até 18%. Os experimentos também mostram que as metodologias de mapeamento propostas são computacionalmente mais custosas em comparação aos métodos presentes no estado da arte, podendo ser até 4,7x mais lento. Já a metodologia de agrupamento apresentou pouco ou nenhum overhead em comparação ao metodo presente no VTR. Apesar do overhead presente no mapeamento, os métodos propostos, quando integrados ao fluxo completo, podem reduzir o tempo de execução da síntese em cerca de 40%, isto é o resultado da produção de circuitos mais simples e que, consequentemente, favorecem as etapas de posicionamento e roteamento.