Implementação do algoritmo da Modulação Vetorial usando coordenadas móveis não-ortogonais em Field-programmable Gate Array para inversores multiníveis fonte de tensão

• Ano de defesa: 2009
• Autor(a) principal: Lima, Edvaldo Francisco Freitas
• Orientador(a): Pereira Filho, Nicolau
• Tipo de documento: Dissertação
• Tipo de acesso: Acesso aberto
• Idioma: por
• Palavras-chave em Português: Vetores; Algoritmos Úteis e Específicos; Engenharia Elétrica
• Link de acesso: https://repositorio.ufms.br/handle/123456789/638

Este trabalho apresenta a análise e implementação do algoritmo da Modulação Vetorial (MV) utilizando coordenadas móveis não-ortogonais para inversores multiníveis com diodo de grampeamento (DCI) em Field Programmable Gate Array (FPGA). Nesse algoritmo, a tensão de referência não-ortogonal é obtida de acordo com o setor onde o Vetor de Referência (V*) está localizado. A partir da identificação do triângulo dentro do hexágono, os Três Vetores mais Próximos (TVP) são determinados utilizando a informação do setor e do triângulo onde o V* está localizado. As razões cíclicas são calculadas por um conjunto de equações simples. O padrão de chaveamento é gerado por meio de coeficientes referenciados pelo número do triângulo em que o V* está localizado. Os softwares, QuartusII®, ModelSim® e MatLab® foram utilizados para descrição do algoritmo em linguagem de descrição de hardware, verificação, teste e simulação do trabalho. Os cálculos utilizaram padrão ponto-fixo de 16 bits do tipo signed. Um clock de 10 MHz é usado para obtenção do tempo de chaveamento, enquanto o modulador PWM trabalha com um clock de 50 MHz, de maneira a melhorar a precisão na geração do PWM. O sincronismo entre a obtenção do tempo de chaveamento e a geração dos sinais PWM foi feito por uma máquina de estados. O kit DK-CYCII-2C20N da Altera® com o FPGA EP2C20F484C7N da família Cyclone II foi utilizado para gerar os vetores de referência e desenvolver o algoritmo proposto. Os resultados obtidos com o inversor de três níveis DCI foram satisfatórios, validando a implementação do algoritmo no FPGA. Esse algoritmo pode ser estendido a topologias de inversores multiníveis DCI de ordem genérica, alterando muito pouco seu custo computacional.