Uma arquitetura para verificação de blocos de computação gráfica em hardware

Detalhes bibliográficos
Ano de defesa: 2005
Autor(a) principal: Fabricio Vivas Andrade
Orientador(a): Não Informado pela instituição
Banca de defesa: Não Informado pela instituição
Tipo de documento: Dissertação
Tipo de acesso: Acesso aberto
Idioma: por
Instituição de defesa: Universidade Federal de Minas Gerais
UFMG
Programa de Pós-Graduação: Não Informado pela instituição
Departamento: Não Informado pela instituição
País: Não Informado pela instituição
Palavras-chave em Português:
Link de acesso: http://hdl.handle.net/1843/SLBS-6GUPEC
Resumo: This work presents, analyzes and validates a novel verication architecture for computer graphics cores. This architecture has four stages and it is supported by two techniques: the automatic verication and the high and low level verication. The rst stage denesand implements a high level executable especication for the computer graphics core. The second stage implements the Register Transfer Level (RTL) implementation and assertions are written. The last two stages are responsible for the sub-block verication and the system level verication of the design. In order to improve the verication stage performance, this work presents a graphical tool (GV T) and a Computer Aided Design tool (V 2T) that provides automatic verication at a higher and lower level of abstraction. Finally, a case study is perfomed to validate the proposed architecture of verication. This case study includes the design, verication and prototyping of a computer graphics core for an automatic optical inpection platform.