Detalhes bibliográficos
| Ano de defesa: |
2014 |
| Autor(a) principal: |
COSTA, Caio Alonso da |
| Orientador(a): |
Não Informado pela instituição |
| Banca de defesa: |
Não Informado pela instituição |
| Tipo de documento: |
Dissertação
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| Tipo de acesso: |
Acesso aberto |
| Idioma: |
por |
| Instituição de defesa: |
Não Informado pela instituição
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| Programa de Pós-Graduação: |
Programa de Pós-Graduação: Mestrado - Engenharia Elétrica
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| Departamento: |
IESTI - Instituto de Engenharia de Sistemas e Tecnologia da Informação
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| País: |
Não Informado pela instituição
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| Link de acesso: |
https://repositorio.unifei.edu.br/jspui/handle/123456789/319
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Resumo: |
Este trabalho apresenta um modelo e arquitetura de um hardware desenvolvido em linguagem Verilog para exponenciação modular do algoritmo de criptografia assimétrica RSA. Uma breve discussão sobre os tipos de criptografia e a linguagem Verilog é apresentada no início da dissertação. A criptografia RSA e os algoritmos utilizados são apresentados através de pseudocódigos ao longo deste trabalho e implementações em linguagem C e Java são apresentadas nos anexos. A arquitetura desenvolvida foi baseada nos algoritmos apresentados e arquiteturas difundidas nas literaturas com modificações para melhorar o desempenho. Uma arquitetura de 4 bits é apresentada com todos os blocos e interligações comentadas. Um exemplo de cifragem para esta arquitetura com a discussão do caminho dos dados na arquitetura é realizada. Em seguida uma arquitetura para 1024 bits é proposta e exemplificada através de um processo de cifragem e decifragem. O coprocessador RSA foi implementado com um conjunto de células básicas da tecnologia de 0,18m CMOS IBM7SF. Esta implementação realiza um processo de cifragem ou decifragem de 1024 bits em 8,44 ms e o throughput medido na sua máxima frequência de operação é de 121,269 Kbps. |
