Implementação de redes neurais convolucionais em plataforma de rede intra-chip

Detalhes bibliográficos
Ano de defesa: 2022
Autor(a) principal: Cardoso, Alexandre Nietupski
Orientador(a): Não Informado pela instituição
Banca de defesa: Não Informado pela instituição
Tipo de documento: Dissertação
Tipo de acesso: Acesso aberto
Idioma: por
Instituição de defesa: Universidade do Estado do Rio de Janeiro
Centro de Tecnologia e Ciências::Faculdade de Engenharia
Brasil
UERJ
Programa de Pós-Graduação em Engenharia Eletrônica
Programa de Pós-Graduação: Não Informado pela instituição
Departamento: Não Informado pela instituição
País: Não Informado pela instituição
Palavras-chave em Português:
Link de acesso: http://www.bdtd.uerj.br/handle/1/19334
Resumo: O interesse por abordagens acelerativas para a execução de modelos de aprendizado de Máquina é grande, posto que a aplicação de técnicas atinentes ao campo em problemas os mais diversos é um clamor de mercado e uma tendência de indústria. Por outro lado, o avanço das tecnologias de integração permite agregar aos sistemas embutidos multiprocessados uma quantidade crescente de módulos que, por sua vez, dão aos chips capacidade computacional estupenda, tornando-as atrativas à acomodação de aplicações de Inteligência Artificial. Mas estes módulos devem ser interconectados eficientemente e é nisso que as Redes Intra-chip vêm a contribuir, habilitando a concepção de sistemas embarcados extremamente capazes e versáteis. Neste trabalho, dissertamos sobre a implementação de uma rede neural convolucional em um sistema embutido multiprocessado. Nossa ênfase estava na organização da implementação à luz do fluxo de dados da aplicação, visando tirar o melhor proveito possível do processamento paralelo. Limitações relacionadas ao suporte à aritmética de ponto flutuante no ambiente de simulação escolhido prejudicaram o desempenho de nossa implementação enquanto modelo preditivo, porém não nos impediu de atingir nosso intento: acelerar a execução de uma rede neural convolucional.