Exploração do algoritmo CORDIC para redução de potência em arquiteturas de transformada rápida de Fourier (FFT)

• Ano de defesa: 2018
• Autor(a) principal: Sapper, André Neves
• Tipo de documento: Dissertação
• Tipo de acesso: Acesso aberto
• Idioma: por
• Instituição de defesa: Universidade Catolica de Pelotas; Centro de Ciencias Sociais e Tecnologicas; Brasil; UCPel; Mestrado em Engenharia Eletronica e Computacao
• Palavras-chave em Português: CORDIC; arquitetura serial; FFT; baixo consumo de potência; CORDIC; serial architecture; FFT; low power consumption; ENGENHARIAS::ENGENHARIA ELETRICA
• Link de acesso: http://tede.ucpel.edu.br:8080/jspui/handle/jspui/779

Este trabalho tem por objetivo a exploração do algoritmo de rotação de coordenadas denominado CORDIC (COordinate Rotation Digital Computer) em arquiteturas dedicadas de Transformada Rápida de Fourier (FFT - Fast Fourier Transform). Arquiteturas totalmente sequenciais de diferentes tamanhos (diferentes números de pontos) para projetos específicos de algoritmos FFT são implementadas e comparadas. Nas arquiteturas FFT, o algoritmo CORDIC tem sido amplamente utilizado para a geração dos coeficientes (twiddle factors), visto que esse algoritmo elimina a necessidade de utilização de circuitos multiplicadores, além de reduzir os requerimentos de memória ROM (Read Only Memory). Visto que o twiddle factor é composto por fatores de cossenos e senos, o trabalho explora o relacionamento entre o número de bits e o número de iterações no algoritmo CORDIC para verificar o impacto no consumo de energia em arquiteturas ASIC para funções seno e cosseno. Verificou-se que há uma relação direta entre o número de bits e iterações utilizados pelo CORDIC e o impacto disto em hardware. O melhor ajuste em termos de precisão é dependente de aplicação, ou seja, o número de bits na entrada do circuito e o número de iterações que o CORDIC deve executar estão individualmente relacionados com a precisão exigida pela aplicação final. A partir do espaço de projeto das implementações do algoritmo CORDIC, explora-se o seu uso em arquiteturas FFT sequenciais. A principal finalidade é estabelecer uma metodologia de projeto de baixa potência para arquiteturas FFT a partir do uso do algoritmo CORDIC. Para tal finalidade, foram implementadas FFTs de 32, 64, 128 e 256 pontos com o CORDIC. Os principais resultados mostraram que a utilização do CORDIC é vantajosa quando comparada com a solução de armazenagem clássica explícita dos twiddle factor em todos os cenários. Entretanto, baseado nos resultados obtidos, observou-se que ainda havia oportunidades para melhorias. Foram desenvolvidas então três versões adicionais do CORDIC (v.2, v.3 e v.4) das quais a melhor foi utilizada numa releitura da FFT implementada inicialmente. Os resultados demonstram uma melhora significativa quando utilizadas as versões mais recentes do CORDIC e da FFT. Os resultados também demonstram que o CORDIC é uma alternativa vantajosa quando considerado seu custo área-power em frequências mais baixas de operação