Arquiteturas de hardware para o cálculo da soma das diferenças transformadas absolutas usando computação aproximada

• Ano de defesa: 2019
• Autor(a) principal: STIGGER, Matheus Fuhrmann
• Tipo de documento: Dissertação
• Tipo de acesso: Acesso aberto
• Idioma: por
• Instituição de defesa: Universidade Catolica de Pelotas; Centro de Ciencias Sociais e Tecnologicas; Brasil; UCPel; Mestrado em Engenharia Eletronica e Computacao
• Palavras-chave em Português: SATD; computação aproximada; redução de potência; codificação de vídeo; SATD; approximate computing; low power; video coding; ENGENHARIAS
• Link de acesso: http://tede.ucpel.edu.br:8080/jspui/handle/jspui/834

Os sistemas que manipulam vídeo necessitam de implementações que corresponda às exigências de desempenho e consumo de energia. O HEVC é o padrão mais eficiente em termos de compressão em comparação com outras iniciativas recentes de codificação de vídeo. Ele consegue diminuir a taxa de bits pela metade em comparação com o seu antecessor, o H.264/AVC, para qualidade visual equivalente, ao custo de um aumento de 2 − 3× na complexidade computacional do algoritmo. A estimação de movimento é uma das tarefas com maior complexidade computacional dentro dos codificadores de vídeo. A Soma das Diferenças Transformadas Absolutas (do inglês, Sum of Absolute Transformed Differences - SATD) é uma medida de distorção utilizada pelo módulo de estimação de movimento. Para reduzir a complexidade computacional do cálculo da SATD, este trabalho propõe explorar arquiteturas de hardware com técnicas de redução de potência para o cálculo da SATD utilizando o paradigma da computação aproximada. O trabalho utiliza dois métodos de inserção de computação aproximada no cálculo da SATD em dois tamanhos de blocos (4 × 4 e 8 × 8): o primeiro descarta coeficientes menos significativos da transformada de Hadamard, transformada utilizada no cálculo da SATD, e o segundo descarta colunas de somadores da arquitetura de cálculo da transformada de Hadamard. Todas as arquiteturas apresentadas neste trabalho foram implementadas em linguagem de descrição de hardware VHDL e sintetizadas para ASIC na tecnologia de 65 nm utilizando a ferramenta Cadence RTL Compiler. Os resultados obtidos para o tamanho de bloco 4×4 mostram que uma redução de potência total de até 56,69% quando utilizamos a arquitetura da SATD aproximada com descarte de duas colunas de somadores/subtratores em relação a arquitetura da SATD precisa, e uma redução de potência total de até 25,67%, quando utilizamos a arquitetura da SATD aproximada com a exclusão de sete coeficientes da transformada de Hadamard em relação a arquitetura da SATD precisa. Os resultados obtidos para o tamanho de bloco 8 × 8 mostram que uma redução de potência total de até 40,94% quando utilizamos a arquitetura da SATD aproximada com a descarte de duas colunas de somadores/subtratores em relação a arquitetura da SATD precisa, e uma redução de potência total de até 26,83%, quando utilizamos a arquitetura da SATD aproximada com a exclusão de 41 coeficientes da transformada de Hadamard em relação a arquitetura da SATD precisa.