Detalhes bibliográficos
| Ano de defesa: |
2018 |
| Autor(a) principal: |
Juracy, Leonardo Rezende
 |
| Orientador(a): |
Amory, Alexandre de Morais
|
| Banca de defesa: |
Não Informado pela instituição |
| Tipo de documento: |
Dissertação
|
| Tipo de acesso: |
Acesso aberto |
| Idioma: |
eng |
| Instituição de defesa: |
Pontifícia Universidade Católica do Rio Grande do Sul
|
| Programa de Pós-Graduação: |
Programa de Pós-Graduação em Ciência da Computação
|
| Departamento: |
Escola Politécnica
|
| País: |
Brasil
|
| Palavras-chave em Português: |
|
| Palavras-chave em Inglês: |
|
| Área do conhecimento CNPq: |
|
| Link de acesso: |
http://tede2.pucrs.br/tede2/handle/tede/8167
|
Resumo: |
Atualmente, a abordagem síncrona é a mais utilizada em projeto de circuitos integrados por ser altamente automatizado pelas ferramentas comerciais e por incorporar margens de tempo para garantir o funcionamento correto nos piores cenários de variações de processo e ambiente, limitando otimizações no período do relógio e aumentando o consumo de potência. Por um lado, circuitos assíncronos apresentam algumas vantagens em potencial quando comparados com os circuitos síncronos, como menor consumo de potência e maior vazão de dados, mas também podem sofrer com variações de processo e ambiente. Por outro lado, circuitos resilientes são uma alternativa para manter o circuito funcionando na presença de efeitos de variação. Sendo assim, foi proposto o circuito Blade que combina as vantagens de circuitos assíncronos com circuitos resilientes. Blade utiliza latches em sua implementação e mantém seu desempenho em cenários de caso médio. Independentemente do estilo de projeto (síncrono ou assíncrono), durante o processo de fabricação de circuitos integrados, algumas imperfeições podem acontecer, causando defeitos que reduzem o rendimento de fabricação. Circuitos defeituosos podem apresentar um comportamento falho, gerando uma saída diferente da esperada, devendo ser identificados antes de sua comercialização. Metodologias de teste podem ajudar na identificação e diagnóstico desse comportamento falho. Projeto visando testabilidade (do inglês, Design for Testability - DfT) aumenta a testabilidade do circuito adicionando um grau de controlabilidade e observabilidade através de diferentes técnicas. Scan é uma técnica de DfT que fornece para um equipamento de teste externo acesso aos elementos de memória internos do circuito, permitindo inserção de padrões de teste e comparação da resposta. O objetivo deste trabalho é propor uma abordagem de DfT estrutural, completamente automática e integrada com as ferramentas comerciais de projeto de circuitos, incluindo uma série de métodos para lidar com os desafios relacionados ao teste de circuitos assíncronos e resilientes, com foco no Blade. O fluxo de DfT proposto é avaliado usando um módulo criptográfico e um microprocessador. Os resultados obtidos para o módulo criptográfico mostram uma cobertura de falha de 98,17% para falhas do tipo stuck-at e 89,37% para falhas do tipo path-delay, com um acréscimo de área de 112,16%. Os resultados obtidos para o microprocessador mostram uma cobertura de 96,04% para falhas do tipo stuck-at e 99,00% para falhas do tipo path-delay, com um acréscimo de área de 50,57%. |
