Síntese de controladores síncronos com redução da atividade do relógio.

• Ano de defesa: 2010
• Autor(a) principal: Leonardo Romano
• Tipo de documento: Dissertação
• Tipo de acesso: Acesso aberto
• Idioma: por
• Instituição de defesa: Instituto Tecnológico de Aeronáutica
• Palavras-chave em Português: Eletrônica de baixa potência; Máquinas de Turing; Acionamentos; Circuitos lógicos; Relógios; Microeletrônica; Engenharia eletrônica
• Link de acesso: http://www.bd.bibl.ita.br/tde_busca/arquivo.php?codArquivo=1013

Os projetistas de sistemas digitais por várias décadas se preocupavam somente com redução de área e aumento de desempenho ligado ao tempo de ciclo. Devido a alta integração da tecnologia VLSI onde a elevada dissipação de potência é prejudicial, a alta demanda por eletrônica móvel e também o aumento do custo de energia. Os projetistas dos sistemas digitais síncronos contemporâneos começaram a se preocupar com a potência consumida em seus projetos. Nas duas ultimas décadas, diferentes técnicas foram propostas para redução da potência consumida nas várias etapas do projeto digital. Na etapa de síntese lógica, duas técnicas voltadas para máquinas de estado finito (MEF) modelo Moore (controladores síncronos) tiveram resultados interessantes. Na primeira, o relógio é inibido quando a MEF encontra uma auto-transição. E a segunda, implementa MEF com flip-flops que operam nas duas bordas do relógio (double-edge triggered - DET-FF). Elementos de memória DET-FF não estão disponíveis em bibliotecas básicas standard cell e não são usados nas macro-células dos dispositivos programáveis. Projetos propostos de DET-FF ocupam maior área e consomem maior energia, quando comparados com os flip-flops convencionais (single-edge triggered - SET-FF). Esta tese propõe um método de assinalamento de estados e uma arquitetura alvo para MEF modelo Moore que inibe o relógio nas auto-transições e opera nas duas bordas do sinal de relógio. Permitindo a MEF operar com a metade da freqüência, mas potencialmente com o mesmo tempo de latência. O algoritmo de assinalamento de estado proposto particiona as variáveis de estado possibilitando somente o uso de elementos de memória SET-FF. Foi desenvolvida uma ferramenta de síntese que incorpora as propostas da arquitetura alvo e do algoritmo de assinalamento de estados. Ela foi aplicada em um conjunto de vinte benchmarks onde se constatou uma penalidade em área de 4 % de 7,04% em portas e uma redução de 27,05% em potência consumida.