Uso de técnicas de encadeamento na arquitetura de processadores digitais dedicados a aplicações em tempo real

• Ano de defesa: 1983
• Autor(a) principal: Almir Cavalcanti Lemos Filho
• Orientador(a): Eduardo Whitaker Bergamini
• Banca de defesa: Wilson Ruggiero, Euclides Robert Filho, Wilson Yamaguti
• Tipo de documento: Dissertação
• Tipo de acesso: Acesso aberto
• Idioma: por
• Instituição de defesa: Instituto Nacional de Pesquisas Espaciais (INPE)
• Programa de Pós-Graduação: Programa de Pós-Graduação do INPE em Eletrônica e Telecomunicações
• País: BR
• Resumo em Inglês: It's common to crise the necessity to submit, in real time, a continuous digital data flow to an algorithm which has to be implemented with a synchronous digital processar. As this data flow increases, some kind of parallelism needs to be inserted in the processar architecture, as a way to satisfy this demand fbrhighspeed processing. This work studies the efficient use of statically configured pipelines as an interesting alternative to insert parallelism in a digital processar architecture. An implementation methodologyofprocessors with this type of architecture is developed. This methodologyimposesviability requirements that influence the initial stage of the processar design, since, if the proposed pipelined architecture satisfies these viability requirements, the methodology,in a tater stage, is able to alter it in arder to force the implemented algorithm to run in a compatible speed with the processorarrivingdataflow. lb exemplify the application of the developed methodology an image radiometric equalizer to work with 1 Apixells data rate and a 64 states Viterbi decoder to work with 32 kbits/s data rate are used.
• Link de acesso: http://urlib.net/sid.inpe.br/mtc-m21c/2018/06.27.12.04

É comum surgir a necessidade de submeter, em tempo real, um fluxo continuo de dados digitais a um algoritmo que deve ser implementado com um processador digital síncrono. A medida que a vazão deste fluxo de dados e grande, alguma forma de paralelismo tem de ser inserida na arquitetura do processador, para que ele satisfaça esta demanda por processamento em alta velocidade. Este trabalho estuda ouso eficiente de arquiteturas encadeadas estaticamente configuradas, com uma alternativa interessante para a inserção de paralelismo na arquitetura de um processador digital. Uma metodologia de implementação de processadores com este tipo de arquitetura é desenvolvida. Esta metodologia impõe requisitos de viabilidade que influenciam no projeto inicial do processador, já que, se uma arquitetura encadeada satisfaz a esses requisitos, a metodologia, em uma fase posterior, é capaz de alterá-la de forma a fazer com que o algoritmo implementado possa ser executado a uma velocidade compatível com o finto de dados que chega ao processador. Um equalizador radiométrico de imagens para operar na taxa de 1 M"pixel"/s e um decodificador de Viterbi com 64 estados para operar na taxa de 32 kbits/s são usados como exemplos de aplicação da metodologia desenvolvida.