Estudo da implementação de um escalonador baseado no algoritmo earliest-deadline-first por hardware para o IHM-PLASMA usando conceitos de processamento paralelo

• Ano de defesa: 2022
• Autor(a) principal: Krause, Igor
• Tipo de documento: Dissertação
• Tipo de acesso: Acesso aberto
• Idioma: por
• Instituição de defesa: Centro Universitário FEI, São Bernardo do Campo
• Palavras-chave em Português: arquitetura de computador; microprocessadores; algoritmo de escalonamento; engenharia elétrica
• Link de acesso: https://doi.org/10.31414/EE.2022.D.131427; https://repositorio.fei.edu.br/handle/FEI/4491

Este projeto de pesquisa tem por objetivo implementar um novo bloco escalonador de tarefas de um sistema operacional baseado em tarefas, que foi implementado por hardware, para executar o processamento paralelo de instruções, intitulado Interlocked-Hardware- Microkernel (IHM), que é capaz de realizar a troca de tarefas em apenas dois ciclos de relógio (clock), a fim de aumentar a eficiência do processamento das instruções do microprocessador Plasma, que apresenta arquitetura do tipo Reduced Instruction Set Computer (RISC), utilizando-se o mínimo de recursos de hardware possível. Inicialmente este trabalho focou no estudo do microprocessador Plasma e posteriormente no estudo desse mesmo componente com a implementação do IHM em sua arquitetura. Foram estudados e documentados, de forma detalhada, o funcionamento e a arquitetura de todos os blocos básicos que compõem o sistema IHM. É esperado que outros projetistas de hardware possam se beneficiar com este projeto de pesquisa para implementar essa mesma estratégia de processamento paralelo de instruções em outros microprocessadores com a arquitetura RISC que executam sistemas operacionais baseados em tarefas. O novo bloco escalonador que foi incorporado ao IHM foi implementado com o algoritmo chamado Earliest-Deadline-First (EDF), que tende a tornar o sistema operacional baseado em tarefas (Hard real-time Systems) ainda mais eficiente que aqueles que são implementados com outros algoritmos, segundo a literatura atual. Essa nova solução de hardware realizada por este trabalho de pesquisa para o IHM foi simulada e analisada utilizando-se o Simulador Quartus Prime da Intel® e testado num kit didático com Field-Programmable Gate Array (FPGA) a fim de verificar o seu comportamento em termos de processamento de instruções em relação ao microprocessador Plasma original que usa um sistema operacional baseado em tarefas por software. Os resultados experimentais repetiram os dados da tese de Leandro P. Dantas de que o sistema IHM se torna mais eficiente quanto mais trocas de tarefas tem no sistema. Eles também mostraram que o papel do sistema IHM de realizar o escalonamento de tarefas economiza mais tempo da CPU (1015 ciclos de clock com algoritmo utilizado neste estudo) do que o papel de realizar a troca de contexto (140 ciclos de clock), o que não foi observado na tese de Leandro P. Dantas