Desenvolvimento de uma Arquitetura em Hardware do Bloco de Binarização do CABAC Baseado no Padrão HEVC

• Autor(a) principal: Alonso, Camila de Matos
• Data de Publicação: 2016
• Tipo de documento: Trabalho de conclusão de curso
• Idioma: por
• Título da fonte: Repositório Institucional da UNIPAMPA
• Texto Completo: https://dspace.unipampa.edu.br/jspui/handle/riu/4697
• topic: CNPQ::ENGENHARIAS; Codificador de entropia; CABAC; bloco de binarização; entropy coder; binarization block

O codificador de entropia é responsável pela representação simbólica de dados de forma a representá-los com um número menor de bits. No padrão HEVC existe apenas um tipo de codificador de entropia, o CABAC (Context Adaptive Binary Arithmetic Coding – Codificação Aritmética Binária Adaptativa ao Contexto), que é similar ao utilizado no padrão anterior, o H.264/AVC, porém foi modificado para facilitar o processamento paralelo. Este trabalho apresenta uma arquitetura em hardware para o bloco de binarização do CABAC, que é o primeiro bloco executado no processo do codificador de entropia. Este bloco tem como objetivo reduzir o tamanho do alfabeto de símbolos, simplificando assim os custos da modelagem de contexto e facilitando a tarefa da codificação aritmética. Como resultado deste trabalho, buscou-se uma arquitetura eficiente em termos de desempenho e com redução no consumo de potência. Para realizar a síntese da arquitetura, foi utilizada a ferramenta RTL Compiler da Cadence e a biblioteca de células de 65 nm da ST. Os resultados da análise do consumo de potência em cima do gate-level netlist mostram que a arquitetura final proposta teve redução de consumo de potência de até 41% em relação a arquitetura inicial.