Análise e construção de aceleradores em hardware para o cálculo do menor caminho em planejamento de rotas de robôs

Detalhes bibliográficos
Autor(a) principal: Esteves, Linton Thiago Costa
Data de Publicação: 2024
Tipo de documento: Tese
Idioma: por
Título da fonte: Repositório Institucional da UFBA
Texto Completo: https://repositorio.ufba.br/handle/ri/40741
Resumo: Este trabalho propõe uma análise e otimização para o cálculo do menor caminho no planejamento de rotas para robôs móveis. A solução proposta visa apresentar uma alternativa de alto desempenho que possa atender às restrições de tempo necessárias para processamento em robôs. Para isso, foi construída uma arquitetura focada em paralelismo a ser embarcada em hardware dedicado. Através da exploração de paralelismo, a solução visa apresentar, além de uma melhoria de desempenho, uma adaptação dinâmica às mudanças no grafo de possíveis movimentações a ser analisado, uma vez que arestas podem ser inseridas ou removidas de forma temporalmente aleatória conforme as mudanças no ambiente. Este trabalho demonstra a arquitetura desenvolvida juntamente com seus resultados. O grafo da aplicação é atualizado de forma eficiente através de uma matriz de obstáculos, resultando em uma melhoria notável de 120 vezes para grafos com 1.024 nós. Ao utilizar um dispositivo de baixo custo como o Cyclone IV E, é atingido desempenho cerca de 20 vezes superior a de uma aplicação equivalente em software para um grafo com 1024 nós.
id UFBA-2_86ec663a6bcc681ebf90f9e82744abc2
oai_identifier_str oai:repositorio.ufba.br:ri/40741
network_acronym_str UFBA-2
network_name_str Repositório Institucional da UFBA
repository_id_str 1932
spelling 2024-12-05T15:00:42Z2024-12-05T15:00:42Z2024-10-30ESTEVES, Linton Thiago Costa. Análise e construção de aceleradores em hardware para o cálculo do menor caminho em planejamento de rotas de robôs. 2024. 110 f. Tese (Doutorado em Engenharia Elétrica ) - Escola Politécnica, Universidade Federal da Bahia, Salvador, 2024.https://repositorio.ufba.br/handle/ri/40741Este trabalho propõe uma análise e otimização para o cálculo do menor caminho no planejamento de rotas para robôs móveis. A solução proposta visa apresentar uma alternativa de alto desempenho que possa atender às restrições de tempo necessárias para processamento em robôs. Para isso, foi construída uma arquitetura focada em paralelismo a ser embarcada em hardware dedicado. Através da exploração de paralelismo, a solução visa apresentar, além de uma melhoria de desempenho, uma adaptação dinâmica às mudanças no grafo de possíveis movimentações a ser analisado, uma vez que arestas podem ser inseridas ou removidas de forma temporalmente aleatória conforme as mudanças no ambiente. Este trabalho demonstra a arquitetura desenvolvida juntamente com seus resultados. O grafo da aplicação é atualizado de forma eficiente através de uma matriz de obstáculos, resultando em uma melhoria notável de 120 vezes para grafos com 1.024 nós. Ao utilizar um dispositivo de baixo custo como o Cyclone IV E, é atingido desempenho cerca de 20 vezes superior a de uma aplicação equivalente em software para um grafo com 1024 nós.This work proposes an analisys and optimization for the calculation of the shortest path in route planning for mobile robots. The suggested solution aims to present a high-performance alternative that can meet the time constraints necessary for robots processing . To do so, we propose an architecture focused on parallelism to be embedded in dedicated hardware. Through the exploitation of parallelism, the solution aims to present, in addition to a performance improvement, a dynamic adaptation to changes in the graph of possible movements to be analyzed, since edges could be inserted or deleted in a temporally random manner as the environment changes. This work demonstrates the architecture developed together with its results. This application graph updating process efficiently updates obstacle matrices, resulting in a remarkable 120-fold improvement for 1024-node graphs. When utilizing a cost-effective device like the Cyclone IV E, it achieves approximately 20 times the performance of an equivalent software applications.porUNIVERSIDADE FEDERAL DA BAHIAPrograma de Pós-Graduação em Engenharia Elétrica (PPGEE) UFBABrasilEscola PolitécnicaDijkstraRoboticsMobile robotsRoute surveyingComputer simulationCNPQ::CIENCIAS EXATAS E DA TERRA::CIENCIA DA COMPUTACAO::SISTEMAS DE COMPUTACAO::ARQUITETURA DE SISTEMAS DE COMPUTACAODijkstraRobôticaRobôs móveisEstudo de rotasSimulação (Computadores)Circuitos integradosIntegrated circuitsAnálise e construção de aceleradores em hardware para o cálculo do menor caminho em planejamento de rotas de robôsAnalysis and construction of hardware accelerators for shortest path calculation in robot route planningDoutoradoinfo:eu-repo/semantics/doctoralThesisinfo:eu-repo/semantics/publishedVersionOliveira, Wagner Luiz Alves dehttp://lattes.cnpq.br/7355315368234452Farias, Paulo César Machado de Abreuhttp://lattes.cnpq.br/3634406581405128Ribeiro, Tiago TrindadeOliveira, Wagner Luiz Alves dehttp://lattes.cnpq.br/7355315368234452Farias, Paulo César Machado de Abreuhttp://lattes.cnpq.br/3634406581405128Dias, Anfranserai Moraishttp://lattes.cnpq.br/2522861105234810Moreno Ordonez, Edward Davidhttp://lattes.cnpq.br/8377190526783442Ferreira Neto, Nelson Alveshttp://lattes.cnpq.br/9804889780548817http://lattes.cnpq.br/3521539442337416http://lattes.cnpq.br/7897882277241709Esteves, Linton Thiago CostaABDUL, J. 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dc.title.pt_BR.fl_str_mv Análise e construção de aceleradores em hardware para o cálculo do menor caminho em planejamento de rotas de robôs
dc.title.alternative.pt_BR.fl_str_mv Analysis and construction of hardware accelerators for shortest path calculation in robot route planning
title Análise e construção de aceleradores em hardware para o cálculo do menor caminho em planejamento de rotas de robôs
spellingShingle Análise e construção de aceleradores em hardware para o cálculo do menor caminho em planejamento de rotas de robôs
Esteves, Linton Thiago Costa
CNPQ::CIENCIAS EXATAS E DA TERRA::CIENCIA DA COMPUTACAO::SISTEMAS DE COMPUTACAO::ARQUITETURA DE SISTEMAS DE COMPUTACAO
Dijkstra
Robôtica
Robôs móveis
Estudo de rotas
Simulação (Computadores)
Circuitos integrados
Integrated circuits
Dijkstra
Robotics
Mobile robots
Route surveying
Computer simulation
title_short Análise e construção de aceleradores em hardware para o cálculo do menor caminho em planejamento de rotas de robôs
title_full Análise e construção de aceleradores em hardware para o cálculo do menor caminho em planejamento de rotas de robôs
title_fullStr Análise e construção de aceleradores em hardware para o cálculo do menor caminho em planejamento de rotas de robôs
title_full_unstemmed Análise e construção de aceleradores em hardware para o cálculo do menor caminho em planejamento de rotas de robôs
title_sort Análise e construção de aceleradores em hardware para o cálculo do menor caminho em planejamento de rotas de robôs
author Esteves, Linton Thiago Costa
author_facet Esteves, Linton Thiago Costa
author_role author
dc.contributor.refereesLattes.pt_BR.fl_str_mv http://lattes.cnpq.br/3521539442337416
dc.contributor.advisor1.fl_str_mv Oliveira, Wagner Luiz Alves de
dc.contributor.advisor1Lattes.fl_str_mv http://lattes.cnpq.br/7355315368234452
dc.contributor.advisor2.fl_str_mv Farias, Paulo César Machado de Abreu
dc.contributor.advisor2Lattes.fl_str_mv http://lattes.cnpq.br/3634406581405128
dc.contributor.referee1.fl_str_mv Ribeiro, Tiago Trindade
Oliveira, Wagner Luiz Alves de
dc.contributor.referee1Lattes.fl_str_mv http://lattes.cnpq.br/7355315368234452
dc.contributor.referee2.fl_str_mv Farias, Paulo César Machado de Abreu
dc.contributor.referee2Lattes.fl_str_mv http://lattes.cnpq.br/3634406581405128
dc.contributor.referee3.fl_str_mv Dias, Anfranserai Morais
dc.contributor.referee3Lattes.fl_str_mv http://lattes.cnpq.br/2522861105234810
dc.contributor.referee4.fl_str_mv Moreno Ordonez, Edward David
dc.contributor.referee4Lattes.fl_str_mv http://lattes.cnpq.br/8377190526783442
dc.contributor.referee5.fl_str_mv Ferreira Neto, Nelson Alves
dc.contributor.referee5Lattes.fl_str_mv http://lattes.cnpq.br/9804889780548817
dc.contributor.authorLattes.fl_str_mv http://lattes.cnpq.br/7897882277241709
dc.contributor.author.fl_str_mv Esteves, Linton Thiago Costa
contributor_str_mv Oliveira, Wagner Luiz Alves de
Farias, Paulo César Machado de Abreu
Ribeiro, Tiago Trindade
Oliveira, Wagner Luiz Alves de
Farias, Paulo César Machado de Abreu
Dias, Anfranserai Morais
Moreno Ordonez, Edward David
Ferreira Neto, Nelson Alves
dc.subject.cnpq.fl_str_mv CNPQ::CIENCIAS EXATAS E DA TERRA::CIENCIA DA COMPUTACAO::SISTEMAS DE COMPUTACAO::ARQUITETURA DE SISTEMAS DE COMPUTACAO
topic CNPQ::CIENCIAS EXATAS E DA TERRA::CIENCIA DA COMPUTACAO::SISTEMAS DE COMPUTACAO::ARQUITETURA DE SISTEMAS DE COMPUTACAO
Dijkstra
Robôtica
Robôs móveis
Estudo de rotas
Simulação (Computadores)
Circuitos integrados
Integrated circuits
Dijkstra
Robotics
Mobile robots
Route surveying
Computer simulation
dc.subject.por.fl_str_mv Dijkstra
Robôtica
Robôs móveis
Estudo de rotas
Simulação (Computadores)
Circuitos integrados
Integrated circuits
dc.subject.other.pt_BR.fl_str_mv Dijkstra
Robotics
Mobile robots
Route surveying
Computer simulation
description Este trabalho propõe uma análise e otimização para o cálculo do menor caminho no planejamento de rotas para robôs móveis. A solução proposta visa apresentar uma alternativa de alto desempenho que possa atender às restrições de tempo necessárias para processamento em robôs. Para isso, foi construída uma arquitetura focada em paralelismo a ser embarcada em hardware dedicado. Através da exploração de paralelismo, a solução visa apresentar, além de uma melhoria de desempenho, uma adaptação dinâmica às mudanças no grafo de possíveis movimentações a ser analisado, uma vez que arestas podem ser inseridas ou removidas de forma temporalmente aleatória conforme as mudanças no ambiente. Este trabalho demonstra a arquitetura desenvolvida juntamente com seus resultados. O grafo da aplicação é atualizado de forma eficiente através de uma matriz de obstáculos, resultando em uma melhoria notável de 120 vezes para grafos com 1.024 nós. Ao utilizar um dispositivo de baixo custo como o Cyclone IV E, é atingido desempenho cerca de 20 vezes superior a de uma aplicação equivalente em software para um grafo com 1024 nós.
publishDate 2024
dc.date.accessioned.fl_str_mv 2024-12-05T15:00:42Z
dc.date.available.fl_str_mv 2024-12-05T15:00:42Z
dc.date.issued.fl_str_mv 2024-10-30
dc.type.driver.fl_str_mv Doutorado
info:eu-repo/semantics/doctoralThesis
dc.type.status.fl_str_mv info:eu-repo/semantics/publishedVersion
format doctoralThesis
status_str publishedVersion
dc.identifier.citation.fl_str_mv ESTEVES, Linton Thiago Costa. Análise e construção de aceleradores em hardware para o cálculo do menor caminho em planejamento de rotas de robôs. 2024. 110 f. Tese (Doutorado em Engenharia Elétrica ) - Escola Politécnica, Universidade Federal da Bahia, Salvador, 2024.
dc.identifier.uri.fl_str_mv https://repositorio.ufba.br/handle/ri/40741
identifier_str_mv ESTEVES, Linton Thiago Costa. Análise e construção de aceleradores em hardware para o cálculo do menor caminho em planejamento de rotas de robôs. 2024. 110 f. Tese (Doutorado em Engenharia Elétrica ) - Escola Politécnica, Universidade Federal da Bahia, Salvador, 2024.
url https://repositorio.ufba.br/handle/ri/40741
dc.language.iso.fl_str_mv por
language por
dc.relation.references.pt_BR.fl_str_mv ABDUL, J. J. M.; ALWAN, M. A.; AL-EBADI, M. A new hardware architecture for parallel shortest path searching processor based-on fpga technology. Int. J. Electron. Comput. Sci. Eng, v. 1, p. 2572–2582, 2012. Citado nas páginas 42 e 93. ATAY, N.; BAYAZIT, B. A motion planning processor on reconfigurable hardware. In: IEEE. Proceedings 2006 IEEE International Conference on Robotics and Automation, 2006. ICRA 2006. [S.l.], 2006. p. 125–132. Citado nas páginas 39 e 41. BADR, E. M.; MOUSSA, M. I. An upper bound of radio k-coloring problem and its integer linear programming model. Wireless Networks, Springer, v. 26, p. 4955–4964, 2020. Citado na página 42. BERRETTINI, E.; D’ANGELO, G.; DELLING, D. Arc-flags in dynamic graphs. In: SCHLOSS DAGSTUHL-LEIBNIZ-ZENTRUM FÜR INFORMATIK. 9th Workshop on Algorithmic Approaches for Transportation Modeling, Optimization, and Systems (ATMOS’09). [S.l.], 2009. Citado na página 46. BHASKER, J.; CHADHA, R. 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dc.rights.driver.fl_str_mv info:eu-repo/semantics/openAccess
eu_rights_str_mv openAccess
dc.publisher.none.fl_str_mv UNIVERSIDADE FEDERAL DA BAHIA
dc.publisher.program.fl_str_mv Programa de Pós-Graduação em Engenharia Elétrica (PPGEE) 
dc.publisher.initials.fl_str_mv UFBA
dc.publisher.country.fl_str_mv Brasil
dc.publisher.department.fl_str_mv Escola Politécnica
publisher.none.fl_str_mv UNIVERSIDADE FEDERAL DA BAHIA
dc.source.none.fl_str_mv reponame:Repositório Institucional da UFBA
instname:Universidade Federal da Bahia (UFBA)
instacron:UFBA
instname_str Universidade Federal da Bahia (UFBA)
instacron_str UFBA
institution UFBA
reponame_str Repositório Institucional da UFBA
collection Repositório Institucional da UFBA
bitstream.url.fl_str_mv https://repositorio.ufba.br/bitstream/ri/40741/1/Tese%20Final.pdf
https://repositorio.ufba.br/bitstream/ri/40741/2/license.txt
bitstream.checksum.fl_str_mv d0e56cdc0eb66d8fe47fae24d857779f
d9b7566281c22d808dbf8f29ff0425c8
bitstream.checksumAlgorithm.fl_str_mv MD5
MD5
repository.name.fl_str_mv Repositório Institucional da UFBA - Universidade Federal da Bahia (UFBA)
repository.mail.fl_str_mv repositorio@ufba.br
_version_ 1847338949087854592

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