Arquiteturas de hardware de baixa potência para codificação de vídeo usando operadores aritméticos de codificação híbrida - Ferreira, Rafael dos Santos (2017)
A codificação de vídeo é uma das áreas que está em grande expansão. Cada vez mais empresas estão investindo nesta área. A transmissão e o armazenamento de vídeos na forma bruta é custosa e muitas vezes impraticável, como no caso de vídeos de definição ultra alta (Ultra High Definition - UHD). Com este objetivo surgiram os codificadores de vídeo e os padrões de codificação de vídeo, tal como o HEVC, foco deste trabalho. Com o HEVC é possível comprimir um vídeo com aproximadamente metade do número de bits que o seu antecessor, o H.264/AVC, mantendo praticamente as mesmas características de qualidade do vídeo original. Desta forma, o desenvolvimento de circuitos integrados específicos para processamento de vídeo é uma atividade importante na área de pesquisa de sistemas digitais, uma vez que soluções em software geralmente não atingem desempenho e eficiência energética necessários para diversas aplicações, em especial para dispositivos móveis. Motivado pela necessidade de baixo consumo energético, este trabalho aplica o conceito de codificação híbrida, que tem por finalidade dividir os operandos em grupos de m bits, codificando cada grupo, utilizando o código Gray e, ainda, utilizando o comportamento do código binário para propagar o carry entre os grupos. Assim, o número de transições em cada grupo pode ser reduzido e uma estrutura regular pode ser obtida, onde os grupos menos significativos do resultado dependem somente dos grupos menos significativos dos operadores, reduzindo assim o número de transições entre bits. A proposta deste trabalho é a implementação de arquiteturas de hardware para módulos do padrão de codificação de vídeo HEVC utilizando operadores aritméticos de codificação híbrida, visando o baixo consumo energético. O estudo explora a viabilidade do uso da codificação híbrida na codificação de vídeo, e a quantificação do ganho em potência e energia de tais operadores. O trabalho também procura identificar quais módulos do HEVC são mais adequados para o emprego de tais operadores, visando maiores reduções no consumo de energia. Foram desenvolvidas arquiteturas de hardware para os módulos de interpolação (para estimação de movimento fracionário), para o cálculo do SAD – Soma das Diferenças Absolutas e para a Quantização. Além disso, o trabalho propõe dois novos somadores híbridos e seu uso em arquiteturas de módulos de codificação de vídeo. Resultados mostram redução de potência das arquiteturas usando os operadores aritméticos de codificação híbrida, quando comparado a mesma arquitetura usando operadores aritméticos convencionais, com codificação binária.