Ferramenta web semiautomática para geração de ambientes de verificação UVM com SystemVerilog - Silva, Vinícius Bittencourt da (2018)
Atualmente, o tempo de inserção de um produto de hardware no mercado é cada vez menor apesar do crescimento de sua complexidade. Portanto, é importante que o processo de construção seja cada vez mais rápido. Entre as medidas para ganhar desempenho a otimização do tempo despendido em verificação é fundamental, pois cerca de 70% do tempo de projeto é aplicado nessa atividade. Esse processo inicia-se juntamente com o desenvolvimento, pois, caso seja detectado um erro somente no estágio final de desenvolvimento é possível que haja atrasos para cumprir os prazos de entrega. Nesse sentido, este trabalho apresenta a USAG, uma ferramenta semi-automática desenvolvida para construir ambientes de verificação usando a metodologia UVM (a qual é a metodologia padrão atualmente) aplicada ao projeto de circuitos integrados escritos em SystemVerilog. Esta ferramenta vem para ajudar no processo de verificação de hardware acelerando a criação do ambiente de verificação, uma vez que ele gera as estruturas e interconexões da metodologia e produz os arquivos para simulação. Qualquer ferramenta que suporte SystemVerilog juntamente com a Metodologia UVM pode executar o ambiente de verificação gerado pela USAG. Além disso, a ferramenta é baseada na Web para ser acessível a partir de qualquer local sem a necessidade de um sistema operacional específico ou configuração para usá-la. Finalmente, são apresentados os resultados de ambientes de verificação UVM obtidos a partir da entrada de códigos fonte em SystemVerilog na USAG. A partir dos resultados obtidos e da análise da utilização por parte de testadores conclui-se que a USAG é eficaz no que tange os objetivos propostos.