Análise da mobilidade em transistores SOI de canal gradual visando simulações de circuitos - Silva, L. M. B. (2020)
de-Semiconductor Field Effect Transistor) é um transistor SOI cujo canal está dividido em duas regiões: uma região fortemente dopada e outra região fracamente dopada. A redução da concentração de dopantes na região do canal próximo ao dreno permite que os transistores GC SOI apresentem uma série de vantagens com relação ao transistor SOI convencional, uniformemente dopado, apresentando melhores características analógicas, tais como maior nível de corrente, aumento da transcondutância, redução da condutância de dreno, o que implicaem maior tensão Early, e maior tensão de ruptura. A associação destas características faz com que o GC SOI MOSFET tenha grande potencial para aplicações em circuitos integrados analógicos. Uma das etapas do projeto de circuitos integrados é a simulação destes circuitos. Para isto, é necessário que existam modelos analíticos que descrevam adequadamente os dispositivos eletrônicos. Embora exista um modelo proposto para o transistor GC SOI, este não se encontra implementado em simuladores comerciais. Desta forma, alguns trabalhos demonstram a simulação deste transistor através da associação série de dois transistores SOI uniformemente dopados com diferentes concentrações e portas curto-circuitadas. Entretanto, a adoção desta estratégia faz com que seja necessário utilizar o dobro de transistores no circuito simulado. Adicionalmente, são inseridas as capacitâncias de fonte e dreno do ponto intermediário entre os dois transistores. Com vistas à simulação e projeto de circuitos integrados analógicos utilizando a estrutura de canal gradual, neste trabalho é apresentado um estudo da mobilidade efetiva dos transistores GC SOI. O objetivo é simular o transistor de canal gradual utilizando modelos disponíveis em simuladores comerciais para transistores SOI uniformemente dopados, através do ajuste de seus parâmetros, que são dependentes dos comprimentos e concentrações das duas regiões do canal. O trabalho demonstra que utilizando parâmetros de mobilidade como a mobilidade de baixo campo (µ0) e os fatores de degradação, linear (?1) e quadrático (?2), extraídos pelo método Y-Function e realizando ajustes no parâmetro PCLM, incluso no modelo BSIM-SOI e que é relacionado ao efeito de modulação de canal, é possível reproduzir o comportamento nas curvas da corrente de dreno (IDS) e transcondutância (gm) em função da tensão de porta (VGS) e nas curvas da corrente de dreno (IDS) e condutância de saída (gD) em função da tensão de dreno(VDS) utilizando um único transistor SOI MOSFET uniformemente dopado em um simulador SPICE. Os resultados apresentaram um erro máximo de 5,26% e 10,34% nas curvas da corrente de dreno (IDS) e transcondutância (gm), respectivamente, em função da tensão de porta (VGS) para baixa tensão de dreno (VDS) em transistores GC com comprimento de canal (L) de 1 µm e 2 µm. Para alta tensão de dreno (VDS), os erros obtidos foram de 10,68% e 14,08% nas curvas da corrente de dreno e transcondutância, respectivamente, em função da tensão de porta (VGS) para transistores GC de 2 µm. As curvas da corrente de dreno(IDS) em função da tensão de dreno (VDS) apresentaram um erro menor que 5,4% com sobretensão de porta (VGT) variando de 200mV a 600mV. Foi reproduzida a condutância de saída (gD) em função da tensão de dreno (VDS), apresentando uma melhor aproximação com os dados experimentais através de ajuste no parâmetro PCLM. Os melhores resultados foram obtidos para baixa sobretensão de porta (VGT) na região de saturação. O ajuste do parâmetro PCLM conjuntamente com os parâmetros de mobilidade, (µ0), (?1) e (?2), permitiram simular o comportamento do transistor GC com boa aproximação, o que pode tornar tal abordagem interessante para uma etapa inicial de simulação analítica de circuitos integrados analógicos utilizando o transistor GC SOI MOSFET